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Il familiare dei lettori con TSMC dovrebbe sapere che il gigante della fonderia ha combinato i suoi prodotti d'imballaggio 2.5D e 3D nell'ambito di una marca - «tessuto 3D». Come prevedono, i clienti futuri perseguiranno entrambe le opzioni per fornire l'integrazione densa e eterogenea di a livello di sistema funzione-per l'esempio, assemblea verticale «a fine frontale» 3D combinata con integrazione di 2.5D «di estremità posteriore».

Tecnicamente, l'integrazione 2.5D di un SoC con un'alta pila di HBM di memoria di larghezza di banda «3D» è già un prodotto combinato. Come indicato sopra, TSMC sta prevedendo in futuro una combinazione più ricca di topologie, combinante 3D SoIC con 2.5D CoWoS/informazioni come componente di una progettazione di sistema eterogenea molto complessa.
Come con le dimostrazioni di tecnologia della trasformazione all'officina, l'aggiornamento della tecnologia d'imballaggio è molto semplice - mostra il successo della sua carta stradale e soltanto deve essere continuato ad eseguire, là è parecchie aree specifiche che rappresentano le nuove direzioni che evidenzieremo sotto.
Della nota particolare è l'investimento di TSMC in una funzione avanzata di integrazione di sistemi che sosterrà i prodotti del tessuto 3D, fornendo le capacità complete di fabbricazione della prova e dell'assemblea. Secondo TSMC, la fabbrica d'imballaggio avanzata completamente automatizzata del tessuto 3D del mondo in primo luogo in Zhunan si pensa che inizi la produzione nella seconda metà di questo anno.
Perché fuoco sull'imballaggio avanzato
In ognuno la comprensione coerente, TSMC realmente è impegnata nell'affare della fonderia. Ma entrando nel nuovo secolo, se è TSMC, Samsung o persino Intel, tutta la presa ha avanzato l'imballaggio come fuoco importante del lavoro della società. nei risultati.
Come riferito dal semiwiki, la legge di Moore non è più redditizia per molte altre domande, particolarmente di integrazione delle funzioni eterogenee, quali i moduli del Multi-chip (MCM) e sistema nella sorsata del pacchetto, la tecnologia ecc. «Moore che Moore» è emerso come alternativa ad integrare molta logica e memoria, l'analogo, MEMS, ecc. in una soluzione (di sottosistema). Tuttavia, questi metodi sono ancora molto cliente-specifici e richiedono una quantità significativa di tempo e di costo di sviluppo.
Esaminando la storia dello sviluppo del chip, infatti, il concetto dell'imballaggio avanzato è esistito per le decadi. Compromettendo montando i chip differenti ed avanzati in un pacchetto è un modo avanzare la progettazione di chip. Oggi, questo concetto a volte si riferisce a come integrazione eterogenea. Ciò nonostante, dovuto costare le ragioni, l'imballaggio avanzato pricipalmente è utilizzato alle nelle applicazioni di qualità superiore e orientate a posto.
Ma quello può presto cambiare. Poiché la rappresentazione in scala di IC è il modo tradizionale di avanzamento delle progettazioni, restringe le funzioni differenti del chip ad ogni nodo e le imballa su un chip monolitico. Tuttavia, la rappresentazione in scala di IC è diventato troppo costosa per molti ed i benefici per nodo stanno diminuendo.
Mentre riportare in scala rimane un'opzione per le nuove progettazioni, l'industria sta cercando le alternative, compreso l'imballaggio avanzato. Che cosa è cambiato è che l'industria sta sviluppando i nuovi tipi di imballaggio avanzati o le tecnologie attuali d'estensione.
La motivazione dietro l'imballaggio avanzato rimane la stessa. Piuttosto di tutte le funzioni del chip sullo stesso chip, scompongale ed integrarle in un singolo pacchetto. Ciò è detta per ridurre i costi e fornire i migliori rendimenti. Un altro scopo è di tenere i chip a vicenda. Molti pacchetti avanzati portano la memoria più vicino all'unità di elaborazione, concedere più di facile accesso ai dati con la latenza più bassa.
Suona semplice, ma qui è alcune sfide. Inoltre, c'è nessuno tipo del pacchetto che soddisfa tutte le esigenze. In realtà, i clienti del chip affrontano un'ampia varietà di opzioni. Fra loro: Uscita (integrata muoiono e le componenti del nell'imballaggio livello del wafer), 2.5D/3D (chip disposti parallelamente o sopra a vicenda in un pacchetto) e 3D-IC: (impilando memoria sopra la memoria, impilando sulla logica o logicamente impilando logica) diventa tre scelte comuni.
Inoltre, l'industria inoltre sta perseguendo un concetto chiamato Chiplets, che sostiene la tecnologia 2.5D/3D. L'idea è che avete una scelta dei chip o dei chiplets modulari nella biblioteca. Poi sono integrati in un pacchetto e sono collegati facendo uso di uno schema di interconnessione del dado--dado.
Dal lato di TSMC, per rispondere all'esigenza del mercato delle soluzioni d'imballaggio di IC del nuovo multi-chip, inoltre stanno funzionando con i loro partner di OIP per sviluppare le tecnologia d'imballaggio avanzate di IC per fornire le soluzioni economiche per integrazione oltre la legge di Moore.
Nel 2012, TSMC, con Xilinx, ha presentato allora più grande FPGA, consistendo di quattro 28 chip identici di nanometro FPGA ha montato parallelamente su un'interposizione del silicio. Inoltre hanno sviluppato i vias del attraverso-silicio (TSVs), i microbumps e gli ri-distribuzione-strati (RDLs) per collegare queste particelle elementari. Sulla base della sua costruzione, TSMC ha nominato la soluzione d'imballaggio CoWoS (Chip-su-Wafer-su-substrato) del circuito integrato. Questa tecnologia d'imballaggio basata a blocco ed EDA-permessa a si è trasformata nello standard industriale de facto per le progettazioni ad alto rendimento ed ad alta potenza.
TSMC ha annunciato la tecnologia di informazioni (tecnologia integrata di uscita) nel 2017. Usa il film della poliammide per sostituire l'interposizione del silicio in CoWoS, quindi riducendo il costo unitario e l'altezza del pacchetto, entrambi i criteri importanti per il successo delle applicazioni mobili. TSMC ha spedito le numerose progettazioni di informazioni per gli smartphones.
TSMC ha introdotto la tecnologia del sistema-su-un-chip (SoIC) nel 2019. Con attrezzatura (favolosa) a fine frontale, TSMC può essere stato allineato molto precisamente e poi progettazioni del compressione-legame facendo uso di molti cuscinetti stretti del rame del passo più ulteriormente per minimizzare il fattore forma, collegare la capacità ed il potere.
Queste due tecnologie si sono evolute gradualmente in odierno tessuto 3D.
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Come indicato sopra, secondo il piano di TSMC, le loro tecnologia d'imballaggio ora abbia 2.5D e 3D. Diamo un'occhiata al loro 2.5D. Secondo i rapporti, TSMC ora ha due tipi di tecnologia d'imballaggio 2.5D - «chip-su-wafer-su-substrato» (CoWoS: il chip-su-wafer-su-substrato) e «ha integrato l'uscita» (informazioni: uscita integrata). (Nota che nell'immagine qui sopra, alcuni prodotti di informazioni è rappresentata come «2D» da TSMC.)
Un movimento chiave per entrambe le tecnologie è l'espansione continuata della dimensione massima del pacchetto per integrare più dadi (e le pile di HBM). Per esempio, fabbricare uno strato di interconnessione su un'interposizione del silicio (CoWoS-S) richiede le esposizioni- che litografiche multiple «di cucitura» lo scopo è di aumentare la dimensione dell'interposizione da un multiplo della dimensione massima del reticolo.
Esaminando il primo CoWoS, TSMC CoWoS è stato espanto per offrire le tre tecnologie differenti dell'interposizione («wafer» in CoWoS), secondo i rapporti:
1. CoWoS-S: Secondo TSMC, in questo modo d'imballaggio, un'interposizione del silicio è utilizzata, in base all'elaborazione attuale di strato della litografia e della ridistribuzione del silicio
▪il ️ ha iniziato la fabbricazione in serie dal 2012, finora più di 100 prodotti sono stati forniti a più di 20 clienti
▪l'interposizione del ️ integra i condensatori incastonati «della fossa»
▪dimensione massima del reticolo del ️ 3x in via di sviluppo – configurazioni del progetto di sostegni con 2 grande di memoria HBM3 8 e di SoCs pile e eDTC1100 (1100nF/mm ** 2)
2. CoWoS-R: In questo modo d'imballaggio, un'interposizione organica è utilizzata per ridurre il costo
▪️ fino a 6 strati di ridistribuzione di interconnessione, 2um/2um L/S
▪la dimensione di maschera del ️ 4x, sostiene un SoC e 2 pile HBM2 in pacchetto di 55mmX55mm; la dimensione di maschera 2.1X è in via di sviluppo, 2 SoCs e 2HBM2 in pacchetto di 85mmX85mm
3. CoWoS-L: Usa il piccolo silicio «ponti» inseriti nelle interposizioni organiche per alta densità collega fra adiacente muoiono i bordi (passo di 0.4um/0.4um L/S)
▪la dimensione del reticolo del ️ 2X sostiene 2 SoCs 2023 con 6 pile HBM2);
▪dimensione del reticolo del ️ 4X in via di sviluppo per sostenere 12 HBM3 pile (2024)
TSMC ha sottolineato che stanno funzionando con il gruppo di norme di HBM sulla configurazione fisica richiesta per l'interconnessione HBM3 per l'implementazione di CoWoS. (Per le definizioni della pila, la norma HBM3 sembra identificare quanto segue: 4GB capacità (4 dadi 8Gb) a 64GB (16 dadi 32Gb); 1024 hanno morso l'interfaccia di segnalazione; fino alla larghezza di banda 819GBps.) Queste configurazioni imminenti di CoWoS hanno pile multiple HBM3 forniranno la capacità e la larghezza di banda di memoria enormi.
Ulteriormente, in attesa di più alto consumo di energia nelle progettazioni imminenti di CoWoS, TSMC sta studiando le soluzioni di raffreddamento adatte, compreso il materiale termico migliore dell'interfaccia (TIM) fra il chip ed il pacchetto e la transizione dal raffreddamento a aria al raffreddamento di immersione.
Dopo la presentazione del CoWoS, esaminiamo la sua tecnologia d'imballaggio di informazioni.
È capito che questa tecnica d'imballaggio incapsuli il dado «in un wafer» a resina epossidica dopo l'orientamento (rivolto verso il basso) accurato su un trasportatore temporaneo. Uno strato di interconnessione della ridistribuzione si aggiunge alla superficie ricostruita del wafer. Gli urti del pacchetto poi sono collegati direttamente allo strato della ridistribuzione.
Secondo TSMC, il pacchetto della società ha parecchie topologie di InFO_PoP, di InFO_oS e di InFO_B.
Secondo le indicazioni della figura qui sotto, InFO_PoP rappresenta una configurazione del pacchetto-su-pacchetto, mettente a fuoco sull'integrazione del pacchetto di DRAM con il chip di logica di fondo. Gli urti sul dado della cima dei vias di informazioni di uso di DRAM (TIVs) per raggiungere lo strato di ridistribuzione.

TSMC ha detto che InFO_PoP pricipalmente è usato per le piattaforme mobili e dall'intervista nel 2016, la spedizione dei chip in questo pacchetto ha superato 1,2 miliardo. Secondo TSMC, nel modo corrente di InFO_PoP, il suo pacchetto di DRAM è progettare, in modo da può essere fabbricato soltanto a TSMC. A questo scopo, TSMC sta sviluppando una topologia alternativa di InFO_B che aggiunge (LPDDR) un pacchetto esistente di DRAM su superiore e che permette che i produttori di contratto esterni forniscano all'assemblea.
InFO_oS (su substrato) può incapsulare i dadi multipli e lo strato della ridistribuzione ed i suoi microbumps è collegato al substrato con TSVs.
Ciò è una tecnologia che è stata nella produzione per oltre 5 anni ed è messa a fuoco sui clienti di HPC. Dai dettagli tecnici, il pacchetto ha 5 strati di RDL sul substrato con 2um/2um L/S. Ciò permette che il substrato raggiunga una più grande dimensione del pacchetto, attualmente 110mm x 110mm. Secondo TSMC, la società progetterà di fornire in futuro un più grande - passo dell'urto di 130um C4
Per quanto riguarda InFO_M, è una sostituzione per InFO_oS con i dadi multipli del pacchetto e gli strati della ridistribuzione senza substrato supplementare + TSV (capaci < 500mm=""> dopo della presentazione del 2.5D di TSMC che imballa, entriamo nel loro mondo d'imballaggio 3D. Fra loro è una tecnologia del pacchetto-su-pacchetto 3D ha chiamato Information-3D, che utilizza i chip microbumped integrati verticalmente con gli strati ed i TIVs della ridistribuzione, con un fuoco sulle piattaforme mobili.

Come indicato, TSMC inoltre ha una famiglia più avanzata dei pacchetti verticale-dado-impilati di topologia 3D conosciuti come «i sistemi sui chip integrati» (SoICs). Utilizza il legame di rame diretto fra i dadi per ottenere un passo molto buon.
Secondo TSMC, la società ha due prodotti di SoIC - «wafer-su-wafer» (wow) e «chip-su-wafer» (MUCCA). La topologia di wow integra un SoC complesso muore sul wafer, fornente una struttura profonda del condensatore della fossa (DTC) per il disaccoppiamento ottimale. Le pile più generali SoC multiplo di una topologia della MUCCA muore.
Le tecnologie della trasformazione adatte ad assemblea di SoIC sono indicate nella tavola qui sotto.

Secondo TSMC, il supporto di progettazione del 3DFabric della società inoltre include 3Dblox. Secondo le indicazioni dell'angolo in alto a destra dell'immagine del tessuto 3D qui sopra, TSMC sta prevedendo un'implementazione complessa di progettazione del sistema-in-pacchetto di combinare la tecnologia 3D SoIC e 2.5D.

Poichè detto precedentemente, questo flusso di progettazione è molto complesso e richiede termico avanzato, la sincronizzazione e flussi dell'analisi di SI/PI (che possono anche trattare i volumi di modello di dati). Per sostenere lo sviluppo di queste progettazioni a livello di sistema, TSMC ha collaborato con i fornitori di EDA dietro tre iniziative principali di flusso di progettazione:
Il primo dei questi comprende l'uso dei metodi a grana fine più a grana grossa per l'analisi termica migliore.

In secondo luogo, i giganti di EDA e di TSMC inoltre stanno collaborando sull'analisi cronometrante statica gerarchica. Lasci un singolo morire essere rappresentato da un modello astratto per ridurre la complessità di analisi dei dati multi--corne.

Per concludere, TSMC ed il gigante di EDA inoltre hanno cooperato con la ragazza sciocca della divisione a fine frontale di progettazione. 2 per contribuire ad accelerare la divisione a fine frontale di progettazione dei sistemi complessi, TSMC inoltre ha implementato un programma chiamato «3Dblox.»

Secondo TSMC, lo scopo del piano della società è di suddividere l'intero sistema d'imballaggio fisico nelle componenti modulari e poi di integrarle. Come indicato, le categorie del modulo del programma sono: urti/legami, vias, cappucci, interposizioni e dado.
Con questo programma, questi moduli saranno integrati in tutta la tecnologia d'imballaggio di SoIC, di CoWoS o di informazioni.
Della nota particolare è che TSMC sta lavorando a permettere alle progettazioni del tessuto 3D di utilizzare vari strumenti di EDA - cioè, facendo uso di uno strumento del venditore di EDA per completare la progettazione fisica e (potenzialmente) facendo uso di un prodotto differente del venditore di EDA per sostenere l'analisi di sincronizzazione, l'analisi di integrità di segnale/integrità di potere, l'analisi termica.
3Dblox sembra prendere il concetto «dei flussi di riferimento» per SoCs al livello seguente, con TSMC che determina l'interoperabilità fra i modelli dati del venditore di EDA ed i formati. la capacità globale di flusso 3Dblox's sarà disponibile in Q3 2022. (Il preliminare punto-che è, percorso automatico dei segnali della ridistribuzione sopra Informazione-sarà la prima caratteristica da liberare.)
Chiaramente, dovuto la crescita prevista 2.5D e 3D nelle configurazioni, TSMC sta investendo molto nello sviluppo tecnologico d'imballaggio avanzato e (in particolare) nelle nuove istallazioni industriali. La transizione dal HBM2/2e alla pila di memoria HBM3 porterà i considerevoli benefici della prestazione alle progettazioni di sistema facendo uso della tecnologia di CoWoS 2,5. I clienti mobili della piattaforma amplieranno la diversità delle progettazioni del multi-chip delle informazioni. L'adozione delle progettazioni complesse 3DFabric che combinano le tecnologie 3D e 2.5D aumenterà indubbiamente pure, facendo leva gli sforzi di TSMC «per modularizzare» gli elementi di progettazione per accelerare il sistema che divide ed i loro sforzi per permettere all'uso di una vasta gamma di strumenti/di flussi di EDA.
Fondamenti di tecnologia d'imballaggio
Secondo la definizione di TSMC, il chip a fine frontale che impilano le tecnologie quale la mucca (chip-su-wafer) ed il wow (wafer-su-wafer) si riferiscono a collettivamente come «SoIC», cioè, sistema dei chip Integrated. Lo scopo di queste tecnologie è di impilare insieme i chip di silicio senza usando «gli urti» veduti sulle opzioni posteriori di integrazione. Qui, la progettazione di SoIC realmente sta creando l'interfaccia legante in moda da potere disporre il silicio sopra il silicio come se sia stato un pezzo singolo di silicio.
Secondo l'introduzione ufficiale di TSMC, la piattaforma di servizio del SoIC della società fornisce la tecnologia d'impilamento fra chip a fine frontale innovatrice 3D per reintegrazione di piccoli chip divisi dal sistema-su-chip (SoC). Il chip integrato finale supera il SoC originale in termini di prestazione di sistema. Inoltre fornisce la flessibilità integrare altre funzioni di sistema. TSMC ha notato che la piattaforma di servizio di SoIC indirizza i requisiti in continuo aumento di computazione, di larghezza di banda e della latenza nelle applicazioni della nuvola, della rete e del bordo. Supporta gli schemi di wow e della mucca, che forniscono la flessibilità eccellente di progettazione quando mescola ed abbinando le funzioni del chip, le dimensioni ed i nodi differenti della tecnologia.
Specificamente, la tecnologia del SoIC di TSMC è un metodo molto efficace di impilamento dei dadi multipli «nelle particelle elementari 3D» (aka «3D Chiplets»).
Oggi, SoICs è capace di circa 10.000 collega per millimetro quadrato di spazio fra i chip verticalmente impilati. Ma la vista è che questa sta sviluppando il lavoro verso 1 milione collega per millimetro quadrato. Gli entusiasti 3D-IC stanno cercando un metodo d'imballaggio di IC che permette a tale indennità collega, più ulteriormente riducendo il fattore forma, rimuovendo le limitazioni di larghezza di banda, semplificando la gestione termica nelle pile del dado e l'integrazione grande, sistemi altamente paralleli in loro.
Secondo TSMC, uno dei benefici di SoIC è la sua prestazione termica. Tuttavia, il lato negativo di queste tecnologie di SoIC è che le progettazioni impilate devono essere progettate insieme con a vicenda. Eppure tecnologia microbumping quali gli impianti di EMIB in un modo che può collegare tecnicamente insieme una serie di chip. Con le tecnologie di SoIC come la MUCCA e WOWO, la progettazione è riparata dall'inizio.
Eppure, TSMC è entusiasta migliorare il suo chip di SoIC che impila le capacità. Secondo la pianificazione di TSMC, questa è una tecnologia chiave per la loro integrazione volta al futuro, che va oltre l'implementazione passata dell'interposizione o chip che impila, perché permette che i chip di silicio siano impilati senza usando alcuni micro-urti, ma direttamente lo strato del metallo del silicio è stato allineato e legato al chip di silicio.
Un'altra soluzione semplice nell'imballaggio è relativamente di collegare due chip di silicio in un pacchetto. Tipicamente, questo è fatto parallelamente con due lastre di silicio, con i collegamenti multipli. La maggior parte del familiare alla maggior parte è il metodo dell'interposizione, che dispone un grande pezzo di silicio sotto tutti i dadi collegati ed è un metodo di guida più veloce che semplicemente ponendo le tracce attraverso il pacchetto del PWB.
Similmente, un altro approccio è di incastonare appena un'interposizione nel PWB per collegare uno specifico muore ad un altro (questo è che cosa Intel chiama il suo ponte di interconnessione del Multi-dado o EMIB incastonato).
Il terzo è impilamento di verticale diretto del dado--dado, tuttavia, a causa dell'uso dei microbumps fra le due lastre di silicio, questo è differente dall'implementazione di SoIC citata sopra - il SoIC usa il legame. Virtualmente tutte le implementazioni nei prodotti di TSMC nel secondo semestre sono basate sui microbumps, mentre questa tiene conto la migliore mescolanza e la corrispondenza degli scenari fra i chip differenti dopo ogni chip è fabbricata, ma non ottiene la densità che offerte di SoIC o vantaggio di potere.
Ecco perché ha chiamato l'incapsulamento avanzato «di post-segmento». Ciò è come GPUs con le capacità di HBM è implementato.
Molto HBM ha permesso a GPUs ha un GPU muore, parecchi dadi di HBM, interamente disposti sopra un'interposizione. GPUs e HBMs sono fatti dalle società differenti (e perfino da HBMs differente può essere usato) e le interposizioni del silicio possono essere fatte altrove. Questa interposizione del silicio può essere passiva (non contiene logica, appena percorso del dado--dado) o attiva e può essere progettata per i migliori collegamenti della rete fra i chip se desiderata, sebbene questa significhi che l'interposizione consuma il potere.
La strategia del tipo di GPU dell'interposizione di TSMC è stata chiamata CoWoS (chip-su-wafer-su-substrato) nel passato. Come componente di 3DFabric, CoWoS ora ha tre varianti, divise tramite l'implementazione:

La norma che ognuna ha una conoscenza di con è chiamata CoWoS-S, in cui la S corrisponde all'interposizione del silicio. La limitazione di CoWoS-S è la dimensione dell'interposizione, il termine è basato solitamente su un montaggio 65nm trattato o simile. Poiché le interposizioni sono lastre di silicio monolitiche, devono essere fabbricate similmente e poichè entriamo nell'era di chiplet, clienti sono richiedere più grande e le più grandi interposizioni, che significa TSMC devono potere fabbricarle (e consegnare gli alti rendimenti).
I chip tradizionali sono limitati dalla dimensione del reticolo, una limitazione fondamentale dentro la macchina, la dimensione di uno strato che può «essere stampata» su una singola istanza. Per permettere ai prodotti reticolo di taglia, TSMC sta sviluppando la tecnologia multi reticolo di taglia dell'interposizione per rendere questi prodotti più grandi. Sulla base della propria carta stradale di TSMC, invitare nel 2023 le implementazioni di CoWoS per essere intorno quattro volte più grandi del reticolo, concedendo più di 3000mm2 del silicio attivo di logica per prodotto.
Il materiale informativo permette che il chip «smazzi fuori» per aggiungere i collegamenti supplementari oltre la pianta standard del SoC. Ciò significa che mentre l'area di logica del chip può essere piccola, il chip è più grande del circuito logico accomodare tutti i collegamenti necessari del perno-fuori. TSMC ha offerto per molti anni le informazioni, ma con il supporto di 3DFabric, ora offrirà i tipi differenti di attinenti all'informazione alla connettività del in-pacchetto.
La tecnologia d'imballaggio di TMSC può anche combinarsi nello stesso prodotto. Implementando entrambi gli a fine frontale (SoIC) e l'estremità posteriore (informazioni) imballare, categorie di nuovo prodotto può essere fabbricato. La società ha fatto un modello come questa:

Sul fronte di, TSMC offrirà i clienti che imballano le opzioni nei prossimi anni. Il loro concorrente principale in questa area sembra essere Intel, che ha potuto implementare il suoi EMIB e tecnologie di Foveros in alcuni prodotti correnti ed in alcuni prodotti imminenti. TSMC trarrà giovamento dal lavoro con i più progetti e clienti.