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HOREXS è uno del manfuacturer famoso del PWB del substrato di IC in CINA, quasi del PWB sta usando per il pacchetto di IC/la prova, assemblea di IC.

Le case d'imballaggio stanno aspettando i loro pacchetti avanzati di prossima generazione di IC, aprendo la strada verso le nuove e progettazioni di chip a livello di sistema innovarici.

Questi pacchetti comprendono le nuove versioni delle tecnologie 2.5D/3D, dei chiplets, dell'uscita e perfino dell'imballaggio della wafer-scala. Un tipo dato del pacchetto può comprendere parecchie variazioni. Per esempio, i venditori stanno sviluppando i nuovi pacchetti di uscita facendo uso dei wafer e dei pannelli. Uno sta combinando l'uscita con i ponti del silicio.

È un paesaggio confusionario con una pletora di parole alla moda e di troppe opzioni. Ciò nonostante, alcune nuove tecnologie stanno arrampicando, mentre altre sono ancora in laboratorio. Alcuni non lo faranno mai dal laboratorio dovuto le ragioni di costo e tecniche.

L'imballaggio avanzato non è nuovo. Per anni, l'industria sta montando i dadi complessi in un pacchetto. In appena un esempio, un venditore integrerà ASIC e una pila di DRAM in un pacchetto avanzato, che amplifica la larghezza di banda di memoria nei sistemi. Generalità, sebbene, questi ed altri pacchetti avanzati pricipalmente siano usati per alle le applicazioni più di qualità superiore e orientate a posto dovute costare.

Recentemente, sebbene, l'industria stia esaminando l'imballaggio avanzato come più opzione della corrente principale per le progettazioni di chip. Tradizionalmente, avanzare una progettazione, l'industria sviluppa ASIC o un sistema-su-un-chip (SoC). Per questo, restringete le funzioni differenti ad ogni nodo e le imballate su un monolitico morite. Ma questo approccio sta diventando più complesso e costoso ad ogni nodo. Mentre alcuni continueranno a seguire questo percorso, molti stanno cercando le alternative come l'imballaggio avanzato.

Che cosa è differente è che i venditori sono pacchetti nuovi e più capaci di sviluppo. In alcuni casi, questi pacchetti avanzati anche imitano un SoC tradizionale con i bassi costi. Alcuno chiama questo «SoCs virtuale.»

«Per molti anni, il percorso primario dell'industria per funzionalità e la prestazione aumentate è stato rappresentazione in scala di nodo basata su integrazione del SoC,» ha detto Eelco Bergman, direttore senior delle vendite e dello sviluppo di affari a ASE. «Ora, con l'industria che si muove oltre 16nm/14nm, stiamo cominciando vedere più interesse nella disgregazione del dado, se è per le ragioni di costo e del rendimento, le ragioni funzionali dell'ottimizzazione, o ragioni di riutilizzazione del IP. La divisione di IC rifornisce l'esigenza di combustibile di integrazione eterogenea. Tuttavia, piuttosto che questa integrazione che ha luogo al livello del SoC, ora sta guidanda da tecnologia d'imballaggio e dalla sua capacità creare SoCs virtuale dai pezzi disparati di silicio.»

Nel frattempo, ai componenti elettronici di IEEE ed alla conferenza recenti della tecnologia (ECTC) come pure altri eventi, case d'imballaggio, organizzazioni di R & S ed università ha presentato un mare di documenti, fornenti un picco dello spione di che cosa è seguente nell'imballaggio avanzato. Includono:

SPIL, parte di ASE, ha descritto una tecnologia di uscita facendo uso dei ponti del silicio. L'uscita è usata per integrare i dadi in un pacchetto ed i ponti forniscono i collegamenti da uno muoiono ad un altro.

TSMC ha rivelato più dettagli circa la sua tecnologia di integrazione 3D. Una versione intreccia la memoria e la logica in un'architettura a file 3D per le applicazioni di calcolo di in-memoria.

GlobalFoundries ha presentato un documento su 3D che imballa facendo uso di nuove tecniche leganti. Altre fonderie stanno lavorando, pure.

Il MIT e TSMC hanno presentato i documenti sull'imballaggio della wafer-scala.

Generalmente, questi sono più tipi tradizionali del pacchetto. Molti di questi permettere ai cosiddetti chiplets. Chiplets non è un tipo di imballaggio, di per sé. Invece, fa parte di un'architettura delle multi-mattonelle. Con i chiplets, un chipmaker può avere un menu dei dadi modulari, o chiplets, in una biblioteca. I clienti possono combinare i chiplets e collegarli facendo uso di uno schema di interconnessione del dado--dado. Chiplets ha potuto risiedere in un tipo attuale del pacchetto o in una nuova architettura.

Fabbricazione dei fan-outs

L'imballaggio di IC è una parte importante del processo a semiconduttore. Basicamente, dopo che un chipmaker elabora un wafer in un favoloso, i dadi sul wafer sono tagliati ed integrati in un pacchetto. Un pacchetto incapsula il chip, impedente lo essere danneggiato. Inoltre fornisce i collegamenti elettrici dal dispositivo al bordo.

C'è una pletora di pacchetto scrive dentro il mercato e ciascuno è innestato per un'applicazione specifica. Un modo segmentare il mercato d'imballaggio è dal tipo di interconnessione, che include il wirebond, il vibrazione-chip, dell'l'imballaggio livello del wafer (WLP) e i vias del attraverso-silicio (TSVs). Interconnects è usato per collegare un dado a altro. TSVs ha gli più alti conteggi dell'ingresso/uscita, seguiti da WLP, dal vibrazione-chip e dal wirebond.

Fig. 1: Tecnologia del pacchetto contro l'applicazione. Fonte: ASE

Circa i 75% - 80% di odierni pacchetti sono basati su legame del cavo, che è una più vecchia tecnologia, secondo TechSearch. Sviluppato negli anni 50, un bonder del cavo cuce un chip ad un altro chip o il substrato facendo uso dei cavi minuscoli. Il legame del cavo è usato per i pacchetti a basso costo dell'eredità, pacchetti di media scadenza e la memoria muore impilare.

il Vibrazione-chip è un'altra interconnessione popolare usata per una serie di tipi del pacchetto. In vibrazione-chip, un mare degli urti di rame minuscoli è formato sopra un chip facendo uso di varia attrezzatura. Il dispositivo è lanciato e montato su un separato muoia o imbarchi. Gli urti atterrano sui cuscinetti di rame, formanti un collegamento elettrico.

WLP, nel frattempo, imballa i dadi mentre in un formato del tipo di wafer. I due tipi principali di pacchetti di WLP sono pacchetti della chip-scala (CSP) ed uscita. CSP a volte è conosciuto come entrata.

I pacchetti di uscita e di entrata sono utilizzati in consumatore, nell'industriale e nelle applicazioni mobili. L'uscita è considerata un pacchetto avanzato. In un esempio di uscita, un DRAM muore è impilato sopra un chip di logica nel pacchetto.

«L'imballaggio avanzato è una vasta serie delle tecnologie che ci permette di restringere il pacchetto,» ha detto Cliff McCold, un ricercatore a Veeco, in una presentazione a ECTC. «(di imballaggio livello del wafer) ci permette di fare i più piccoli collegamenti bidimensionali che ridistribuiscono l'uscita del silicio muoiono ad una maggior area, permettendo all'più alta densità dell'ingresso/uscita, all'più alta larghezza di banda ed al rendimento elevato per i dispositivi moderni. Uno svantaggio del dell'imballaggio livello del wafer è che è più costoso del legame del cavo. Ma d'importanza, permette ai più piccoli pacchetti ed ai più piccoli dispositivi che sono critici per i dispositivi mobili moderni come gli smartphones.»

Generalmente, nel flusso di uscita, un wafer è elaborato in un favoloso. I chip sul wafer sono tagliati e disposti in una struttura del tipo di wafer, che è riempita di composto a resina epossidica della muffa. Ciò è chiamata un wafer ricostituito.

Poi, facendo uso della litografia e dell'altra attrezzatura, gli strati della ridistribuzione (RDLs) sono formati all'interno del composto. RDLs è le linee o le tracce di rame del collegamento del metallo che collegano elettricamente una parte del pacchetto ad un altro. RDLs è misurato dalla linea e dallo spazio, che si riferiscono alla larghezza ed al passo di una traccia del metallo.

Ci sono parecchie sfide con uscita. Durante il flusso, la struttura del tipo di wafer è a distorsione incline. Poi, quando i dadi sono incastonati nel composto, tendono a muoversi, causando un effetto indesiderato chiamato muoiono spostamento. Ciò urta il rendimento.

A ECTC, su innovazione ha presentato un documento su una tecnologia che potrebbe attenuarsi per morire spostamento. Sul descritto su un metodo di correzione di ingrandimento e di teta del sito-da-sito regolando la posizione del mandrino del reticolo in litografia passo passo. Potenzialmente, la tecnologia ha potuto correggere gli errori di ingrandimento fino a +/- 400ppm e gli errori di teta fino a +/- 1.65mrad.

Ci sono altre edizioni. Le linee più fini e gli spazi di RDL riducono i CD per i collegamenti o i vias negli strati. Così nel flusso, uno strumento della litografia deve modellare i più piccoli vias, che presenta alcune sfide del CD.

Per affrontare queste edizioni, Veeco e Imec hanno presentato un documento a ECTC circa il rilassamento dei CD dei vias e creare i vias prolungati. «Questo cambiamento di progettazione migliora significativamente la distribuzione dell'intensità al wafer che l'immagine aerea per via, che aumenta l'efficace finestra trattata,» il McCold di Veeco ha detto.

Per questo, i ricercatori hanno usato Veeco passo passo con una lente che sostiene 0,16 - 0,22 aperture numeriche (NAS). Delle le lunghezze d'onda gh linei o linei della GHI dei supporti sistemi linei io. Per questo studio, i ricercatori hanno usato linea io (365nm) e 0,22 Na.

Più fan-outs

Ciò nonostante, l'uscita sta guadagnando il vapore. Amkor, ASE, JCET, Nepes e TSMC vendono i pacchetti di uscita. Ci sono versioni differenti di uscita. Ma in tutti i casi, l'uscita elimina l'esigenza di un'interposizione utilizzata nelle tecnologie 2.5D/3D. Di conseguenza, l'uscita è presunto meno costosa.

L'uscita è tagliata in due densità ed alte densità campo-standard. Mirato a per i telefoni cellulari ed altri prodotti, l'uscita di standard-densità incorpora meno di 500 I/Os. L'uscita ad alta densità ha più di 500 I/Os.

La tecnologia originale di uscita è chiamata di matrice livella del wafer inclusa di palla-griglia (eWLB). ASE, JCET ed altri vendono i pacchetti del eWLB di standard-densità, sebbene questo mercato sia in qualche modo statico.

In una carta a ECTC, JCET e MediaTek stanno infondendo nuova vita a eWLB presentando i dettagli circa una tecnologia chiamata FOMIP (pacchetto dell'innovazione di MediaTek di uscita). Basicamente, FOMIP sembra essere un pacchetto più fine del eWLB del passo su un substrato. Il primo FOMIP è comparso nel 2018, sebbene il lavoro fosse in corso sviluppare una versione di prossima generazione.

La tecnologia segue un flusso tradizionale di uscita, che si riferisce a come chip-primo processo. Inoltre facendo uso di un processo del vibrazione-chip, FOMIP consiste dei 60μm muore passo del cuscinetto e 1 strato di RDL con le linee di 5μm e gli spazi di 5μm.

«È creduto che la tecnologia di FOMIP possa più ulteriormente applicarsi ad una progettazione molto più fine del cuscinetto del dado con un nodo avanzato del silicio, come i 40μm muore passo del cuscinetto con progettazione di 2μm/2μm LW/LS,» ha detto Ming-Che Hsieh, un ingegnere elettronico a JCET, in una presentazione a ECTC. Altri hanno contribuito al lavoro.

Nel frattempo, i venditori continuano a sviluppare i nuovi pacchetti ad alta densità di uscita. A ECTC, per esempio, ASE ha descritto più dettagli circa un'chip-ultima versione del suo pacchetto ibrido di uscita. Questo pacchetto, chiamato chip di Fan Out sul substrato (FoCoS), può accomodare 8 dadi complessi con un conteggio dell'ingresso/uscita di <4>

ASE offre FoCoS in un chip-primo processo tradizionale. In un chip-ultimo flusso, il RDLs è sviluppato in primo luogo, seguito dagli altri punti trattati. Sia i chip-primi che chip-ultimo sono possibili ed usati per i apps differenti. «Gli chip-ultimi aumenti di uscita rendono e permette il montaggio della linea sottile RDLs; quindi, può utilizzare più ingresso/uscita per le applicazioni di qualità superiore,» ha detto Paul Yang, che lavora nel centro di R & S a ASE, in una carta. Altri hanno contribuito al lavoro.

ASE inoltre ha descritto alcune delle edizioni fabbricanti con chip-ultima uscita e come indirizzarle. Come dichiarato, la distorsione del wafer è problematica ed urta il rendimento. In alcuni casi, lo spessore ed il coefficiente di espansione termica (CTE) del trasportatore di vetro sono fra le edizioni che causano la distorsione.

Per guadagnare una comprensione in distorsione del wafer, ASE ha usato una tecnologia della metrologia con analisi agli'elementi finiti tridimensionale. ASE ha usato la correlazione di immagine digitale (DIC), che una tecnica di misurazione senza contatto che usa le macchine fotografiche multiple. DIC valuta lo spostamento e lo sforzo sulle superfici e sulle mappe le coordinate. Facendo uso delle simulazioni e di DIC, ASE può trovare la gamma ottimale dello spessore del trasportatore e del CTE di vetro per migliorare la distorsione.

Nel frattempo, a ECTC, SPIL, parte di ASE, ha presentato un documento sulla tecnologia del ponte inclusa uscita (FOEB) per i chiplets. Usato per i pacchetti del multi-chip, FOEB è meno costoso che 2.5D. «FOEB è un pacchetto integrato di chiplet che potrebbe integrare i dadi eterogenei, quali GPUs e HBMs, o i dispositivi integrati omogenei,» ha detto C. Key Chung, un ricercatore da SPIL, in una presentazione a ECTC.

Un ponte è un pezzo minuscolo di silicio che collega uno muore ad un altro in un pacchetto. L'esempio più notevole qui è Intel, che ha sviluppato una tecnologia ponte del silicio ha chiamato il ponte incastonato di interconnessione del Multi-dado (EMIB).

A differenza di EMIB, che è un collegamento del dado--dado, i ponti di SPIL sono incastonati negli strati di RDL per collegare i dadi. Con noncuranza, i ponti sono posizionati come alternativa ai pacchetti 2.5D facendo uso delle interposizioni.

SPIL ha sviluppato un veicolo della prova per FEOB. Il veicolo integra ASIC muore e 4 alti dadi di memoria di larghezza di banda (HBM). ASIC è in mezzo al pacchetto con due HBMs da ogni lato.

Quattro ponti sono incastonati negli strati di RDL. Nel totale, ci sono tre strati di RDL. Due sono 10μm/10μm per potere e terra, mentre uno è 2μm/2μm per lo strato del segnale. «Questo pacchetto di chiplet permette a vicino ai collegamenti monolitici di breve portata fra i dadi. FOEB può avere strati multipli di RDL e ponti del silicio che hanno la linea molto più fine/spazio per i collegamenti,» Chung ha detto.

L'uscita sta muovendosi in altre direzioni. In un articolo a ECTC, Amkor ha descritto un nuovo RDL-primo processo di uscita con legame del chip--wafer. Poi, in altro articolo, A*STAR ha descritto un antenna-in-pacchetto di uscita per 5G.

Muovendosi da 2.5D verso 3D

Al di qualità superiore, l'industria usa tradizionalmente 2.5D. In 2.5D, i dadi sono impilati sopra un'interposizione, che incorpora TSVs. L'interposizione funge da ponte fra i chip e un bordo, che fornisce più I/Os e larghezza di banda.

In un esempio, un venditore potrebbe incorporare FPGA o ASIC con HBM. In HBM, i dadi di DRAM sono impilati sopra a vicenda. Per esempio, l'ultima tecnologia del HBM2E di Samsung impila otto 10nm-class 16 il gigabit DRAM muore su a vicenda. I dadi sono collegati facendo uso di 40.000 TSVs, permettendo alle velocità di trasferimento dei dati di 3.2Gbps.

2.5D porta la logica più vicino alla memoria, permettendo a più larghezza di banda nei sistemi. «Tradizionalmente, l'interesse (per le interposizioni) è stato in grafici di qualità superiore,» ha detto Walter Ng, vice presidente di sviluppo di affari a UMC. «Ora, stiamo vedendo più interesse nelle soluzioni di impresa della prestazione. Inoltre stiamo vedendo l'interesse nelle aree non tradizionali.»

Ma 2.5D è costoso e relegato alle applicazioni di qualità superiore, quali AI, rete ed i server. Così l'industria sta cercando le soluzioni oltre 2.5D. L'uscita di alta densità è un'opzione. Ciò ha meno I/Os che 2.5D, sebbene stia eliminando il divario.

3D-ICs presentano un'altra opzione. Un 3D-IC comprende un'architettura del multi-dado facendo uso delle interposizioni attive e/o di TSVs. L'idea è di impilare la logica sulla memoria o la logica su logica in un pacchetto 3D. GlobalFoundries, Intel, Samsung, TSMC e UMC stanno sviluppando le varie forme di tecnologie 3D.

le architetture 3D possono essere integrate con i chiplets. Ciò è dove combinate i dadi o i chiplets con differenti nodi trattati in un pacchetto. «Siamo appena nelle fasi iniziali dell'approccio di chiplet,» ha detto Ramune Nagisetty, direttore del processo e dell'integrazione del prodotto ad Intel. «Nei prossimi anni, lo vederemo espanderci nei tipi 2.5D e 3D di implementazioni. Lo vederemo espanderci nell'impilamento di memoria e di logica e nella logica e nell'impilamento di logica.»

Oggi, l'industria è sviluppante o spedente i pacchetti 2.5D/3D facendo uso degli schemi attuali di interconnessione. I dadi sono impilati e collegato facendo uso di una tecnologia di interconnessione ha chiamato i microbumps e le colonne di rame. Gli urti e le colonne forniscono i piccoli, velocemente collegamenti elettrici fra i dispositivi differenti.

I microbumps/colonne più avanzati sono strutture minuscole con un passo di 40μm. Facendo uso di attrezzatura attuale, l'industria può riportare in scala il passo dell'urto possibilmente nei pressi di 20μm. Poi, l'industria ha bisogno di nuova tecnica, cioè legame ibrido di rame.

Nel legame ibrido di rame, i chip o i wafer sono legati facendo uso di un legame del dielettrico--dielettrico, seguito da un collegamento metallo con metallo. Ciò è un processo provocatorio. I difetti sono fra le più grandi edizioni.

TSMC, nel frattempo, sta lavorando ad una tecnologia chiamata System sul chip Integrated (SoIC). Facendo uso di legame ibrido, la tecnologia del SoIC di TSMC permette alle architetture 3D-like. «Un SoIC ha integrato il chip non appena assomiglia a (un SoC), ma si comporta come un SoC in ogni aspetto in termini di elettrico ed integrità meccanica,» ha detto C.H. Tung, un ricercatore da TSMC.

A ECTC, TSMC ha presentato un documento su una versione ultraelevata di densità di SoIC. Questa versione permette all'impilamento multi livello del chip 3D, creante che cosa TSMC chiama computazione di Immersione-in-memoria (ImMC). In un esempio di ImMC, un dispositivo ha potuto avere tre file. Ogni fila ha dadi di memoria e di logica. Le file sono collegate facendo uso di legame ibrido.

Nel frattempo, GlobalFoundries inoltre sta lavorando al legame ibrido del wafer, permettendo alle architetture del fine-passo 3D. Ha dimostrato faccia a faccia muore impilare con 5.xn--passi 76m-yyc. «Le pile future osserveranno i passi più fini a più di meno di 2μm e progettazioni terminali differenti della superficie,» ha detto Daniel Fisher, ingegnere d'imballaggio principale a GlobalFoundries.

Non tutta azione è nel legame ibrido. A ECTC, il fabbricante di birra Science ha descritto un adesivo permanente con assorbimento della bassa umidità e l'alta stabilità termica. I materiali sono usati per le applicazioni avanzate di legame del wafer.

«Nel lavoro attuale, un nuovo materiale di tecnica di incollaggio permanente è introdotto per MEMS, circuito integrato 3D e di applicazioni d'imballaggio livelle del wafer,» ha detto Xiao Liu, un chimico senior della ricerca al fabbricante di birra Science, in una presentazione.

Nel flusso legante da birra, un materiale è rotazione-rivestito su un wafer. Il wafer è cotto. Un wafer separato del trasportatore è disposto sul wafer ed è curato alle basse temperature. I due wafer poi sono legati.

Più imballaggio

Nel frattempo, la partenza Cerebras di AI recentemente ha fatto i titoli quando ha introdotto una tecnologia facendo uso di integrazione della wafer-scala. È di un dispositivo livello del wafer con più di 1,2 transistor trilione.

A ECTC, TSMC ha dimostrato un pacchetto di integrazione di sistema della wafer-scala basato sulla sua tecnologia di uscita, informazioni chiamate. La tecnologia è chiamata InFO_SoW (Sistema-su-wafer). «InFO_SoW elimina l'uso di un substrato e PWB dal servizio come il trasportatore stesso,» ha detto Shu-Rong Chun, l'autore principale in una carta da TSMC.

Il MIT, nel frattempo, ha descritto i moduli superconduttori del multi-chip della wafer-scala di 200mm (S-MCM). Ciò è usata per il collegamento dei chip superconduttori attivi multipli per i sistemi di elaborazione criogenici di prossima generazione.

Conclusione

Non tutte le soluzioni richiederanno l'imballaggio della wafer-scala. Ma chiaramente, i clienti stanno cominciando a dare un'occhiata più dura all'imballaggio avanzato.

Ci sono più innovazioni che mai nell'imballaggio. La sfida è di trovare il giusto pacchetto al migliore punto dei prezzi. Uno di migliori vantaggi di produzione del substrato di IC è il prezzo, contatto benvenuto Horexs per la fabbricazione dei bordi del PWB del substrato di IC. (articolo proviene da Internet)