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L'industria a semiconduttore sta aumentando i suoi sforzi nell'imballaggio avanzato, un approccio che sta diventando più diffuso con le progettazioni di nuovo e chip complesso.

Le fonderie, OSATs ed altri stanno srotolando l'onda seguente delle tecnologia d'imballaggio avanzate, quali 2.5D/3D, i chiplets e l'uscita e stanno sviluppando le tecnologia d'imballaggio più esotiche che promettono di migliorare la prestazione, per ridurre il potere e migliorano il time to market. Ogni tipo del pacchetto è differente, con le varie alternanze. Come prima, l'idea dietro l'imballaggio avanzato è di montare i dadi complessi in un pacchetto, creante una progettazione a livello di sistema. Ma l'imballaggio avanzato affronta alcune sfide di costo e tecniche.

L'imballaggio avanzato non è nuovo. Per anni, l'industria sta montando i dadi in un pacchetto. Ma i pacchetti avanzati sono stati usati tipicamente per le applicazioni più di qualità superiore dovute costare.

Oggi, sebbene, l'imballaggio avanzato stia trasformandosi in in un opzione più realizzabile per elaborare una progettazione di chip complesso per parecchie ragioni. Tipicamente, avanzare una progettazione, l'industria sviluppa un sistema-su-un-chip (SoC) facendo uso di rappresentazione in scala del chip per misura le funzioni differenti su un singolo monolitico muore. Ma la rappresentazione in scala sta diventando più difficile e costosa ad ogni nodo e non tutto trae giovamento da rappresentazione in scala.

Esempio calzante: Intel, un fautore da sempre di rappresentazione in scala del chip, ha incontrato parecchi ritardi con il suo processo 10nm dovuto i vari impulsi errati fabbricanti. Intel ora sta arrampicandosi le sue progettazioni 10nm, ma recentemente ha ritardato 7nm in mezzo delle edizioni del rendimento. Mentre la società fa voto in riparerà il problema e continuare con la sua rappresentazione in scala del chip, inoltre sta proteggendo le sue scommesse aumentando i suoi sforzi d'imballaggio.

Samsung e TSMC, i due altri chipmaker avanzati, stanno muovendo avanti con rappresentazione in scala del chip a 5nm e di là. Ma Samsung e TSMC come pure altre fonderie, inoltre stanno ampliando i loro sforzi d'imballaggio. E il OSATs, che forniscono i servizi di imballaggio di terzi, continua a sviluppare i nuovi pacchetti avanzati.

L'imballaggio avanzato non risolverà ogni problema nella progettazione di chip. Il chip che riporta in scala ancora rimane un'opzione. Che cosa sta cambiando, sebbene, sia le nuove tecnologie del pacchetto siano più competitive.

«Imballare è realmente la fase prossima per compire che cosa è necessario quando la preferenza per restringere il nodo non è più la chiara opzione,» ha detto Kim Yess, direttore esecutivo dei materiali di WLP al fabbricante di birra Science. «Le architetture creative possono permettere alla fabbricazione in grande quantità matura dei dispositivi attivi e passivi da imballare in tal modo che il risultato della prestazione è più robusto ed ha una costo-de-proprietà più bassa.»

Nessuno tipo del pacchetto può soddisfare tutte le esigenze. «La scelta dipende dall'applicazione, che detta a che cosa l'architettura d'imballaggio sta andando assomigliare. È interamente circa cui volete la prestazione essere ed il fattore forma che avete bisogno di per il dispositivo dell'estremità,» sì ha detto.

Così, i venditori stanno sviluppando parecchi tipi. Qui sono alcune di ultime tecnologie:

ASE e TSMC stanno sviluppando l'uscita con i ponti del silicio. L'uscita è usata per integrare i dadi in un pacchetto ed i ponti forniscono i collegamenti da uno muoiono ad un altro.
TSMC sta sviluppando i ponti del silicio per 2.5D, un di qualità superiore muore la tecnologia d'impilamento.
Parecchie società stanno sviluppando i chiplets, un modo integrare i dadi e collegarli in un pacchetto. Intel ed altri stanno sviluppando nuove spec. di interconnessione del dado--dado per i chiplets.
Il forum ottico di collegamento tra reti (OIF) sta sviluppando nuove spec. del dado--dado per i chiplets, permettendo alle nuove progettazioni di comunicazioni.

Perché imballando?
Per le decadi, i chipmaker hanno introdotto una tecnologia di nuovo processo con più densità del transistor ogni 18 - 24 mesi. A questa cadenza, i venditori hanno presentato i nuovi chip basati su quel processo, permettendo ai dispositivi con più densità del transistor ed ai nuovi prodotti elettronici con il maggior valore.

Ma sta diventando più difficile da mantenere questa formula ai nodi avanzati. I chip sono diventato più complessi con le più piccole caratteristiche e la progettazione di IC ed i costi di produzione sono salito alle stelle. Allo stesso tempo, la cadenza per un nodo completamente riportato in scala ha esteso 18 mesi - 2,5 anni o più lungamente.

«Se confrontate 45nm a 5nm, che sta accadendo oggi, vediamo un incremento 5X del costo del wafer. Quello è dovuto il numero delle fasi di lavorazione richieste per fare quel dispositivo,» ha detto Ben Rathsack, direttore generale di delegato e di vice presidente al telefono America.

A causa dei costi in ascesa di progettazione, meno venditori possono permettersi di sviluppare i dispositivi avanzati. Molti chip non richiedono i nodi avanzati.

Ma molte progettazioni ancora richiedono i processi avanzati. «Se state seguendo la legge di Moore, pensereste che la rappresentazione in scala o l'innovazione stia fermando. Onesto, quello non è vero. La quantità di dispositivi e come stanno propagando sta sviluppando ad un forte tasso,» Rathsack ha detto.

La rappresentazione in scala rimane un'opzione per le nuove progettazioni, sebbene molte stiano cercando le alternative come l'imballaggio avanzato. «Lo slancio sta guidando più clienti nelle più applicazioni per esplorare le soluzioni alternative che grande, soluzioni del unico dado sul silicio costoso del emorragia-bordo,» ha detto Walter Ng, vice presidente di sviluppo di affari a UMC. «Ci muoveremo sempre in una direzione di bisogno necessario della funzionalità più complessa. Quello significa tipicamente i più grandi chip. Abbiamo diretto sempre quello con la capacità di migrare al nodo seguente della tecnologia, che è venuto con le stesse sfide di costo e di potere. Ora siamo al punto dove quell'abilità comincia più a non essere fattibile e le soluzioni alternative stanno diventando devono. Le soluzioni d'imballaggio avanzate, accoppiate con gli approcci innovatori di interconnessione, stanno fornendo alcune di quelle alternative attraenti. Ma dobbiamo tenere presente che l'economia del chip in questione determinerà l'ultima implementazione.»

Per le decadi, imballare era un ripensamento. Ha incapsulato semplicemente un dado. E nel flusso di fabbricazione, chip trattati dei chipmaker su un wafer nel favoloso. Poi, i chip sono tagliati e montati in pacchetti convenzionali semplici.

I pacchetti convenzionali sono maturi ed economici, ma sono limitati nella densità elettrica di interconnessione e della prestazione. Quello è dove l'imballaggio avanzato è andato d'accordo. Permette al rendimento elevato con più I/Os nei sistemi.

2.5D contro uscita
Parecchi tipi di imballaggio avanzati sono nel mercato, quali 2.5D/3D ed uscita. Entrambi i tipi stanno avanzando verso più funzioni e I/Os, dadi più complessi supportare più grandi e.

L'uscita è di una tecnologia d'imballaggio livella del wafer, dove i dadi sono imballati in un wafer. Nel paesaggio d'imballaggio, l'uscita ha andato d'accordo la media scadenza a spazio di qualità superiore. Amkor, ASE, JCET e TSMC vendono i pacchetti di uscita.

In un esempio di uscita, un DRAM muore è impilato su un chip di logica in un pacchetto. Ciò porta la memoria più vicino alla logica, permettendo a più larghezza di banda.

I pacchetti di uscita consistono dei dadi e degli strati della ridistribuzione (RDLs). RDLs è il metallo di rame collega quello elettricamente per collegare una parte del pacchetto ad un altro. RDLs è misurato dalla linea e dallo spazio, che si riferiscono alla larghezza ed al passo di una traccia del metallo.

L'uscita è tagliata in due segmenti — standard ed ad alta densità. Mirato a per il consumatore e le applicazioni mobili, l'uscita di standard-densità è definita come pacchetto con poco di 500 I/Os e linea e spazio di RDLs la maggiori di 8μm. Innestato per i apps di qualità superiore, l'uscita ad alta densità ha più di 500 I/Os con la linea e lo spazio di RDLs meno di 8μm.

Al di qualità superiore, i venditori stanno sviluppando l'uscita con RDLs alla linea/spazio ed all'aldilà di 2μm. «Per continuare con l'odierna larghezza di banda ed i requisiti dell'ingresso/uscita, i linewidths di RDL ed i requisiti del passo sempre più stanno restringendo e stanno elaborandi similmente ai collegamenti di BEOL facendo uso del damascene di rame che elabora per permettere ai più piccoli linewidths,» ha detto Sandy Wen, un ingegnere trattato a Coventor, Lam Research Company di integrazione, in un blog.

Per fare i pacchetti di uscita, i dadi sono disposti in una struttura del tipo di wafer facendo uso di un composto a resina epossidica della muffa. Il RDLs è formato. I diversi dadi sono tagliati, formanti un pacchetto.

L'uscita ha alcune sfide. Quando i dadi sono disposti nel composto, possono muoversi durante il processo. Questo effetto, chiamato muore spostamento, può urtare il rendimento.

Contemporaneamente, l'uscita è stata limitata nel conteggio dell'ingresso/uscita. Ora, l'uscita ad alta densità sta avanzando verso gli più alti conteggi dell'ingresso/uscita e sta invadendo il territorio di qualità superiore tenuto da 2.5D.

2.5D è un di qualità superiore muore la tecnologia d'impilamento del pacchetto. L'uscita non sposterà 2.5D. Ma l'uscita è meno costosa, perché non richiede un'interposizione come 2.5D.

Ciò nonostante, l'uscita ad alta densità sta sostenendo più ed i più grandi chip, che richiedono i più grandi pacchetti. Tipicamente, la comunità d'imballaggio usa il termine «reticolo» qui. Utilizzato nella produzione del chip, un reticolo o una maschera è un modello matrice di una progettazione di IC. Un reticolo può accomodare gli estrusi fino al ² di approssimativamente 858mm. Se il dado è più grande, un chipmaker elaborerà un chip su più di un reticolo.

Per esempio, un grande chip può richiedere due reticoli (dimensione del reticolo 2X). Poi, nel flusso di produzione, i due reticoli sono sviluppati esclusivamente e sono cuciti insieme, che è un processo costoso.

TSMC, nel frattempo, sta spedendo i pacchetti di uscita con una dimensione del reticolo 1.5X. «Miriamo a per introdurre ad una dimensione del reticolo 1.7X in produzione in Q4 questo anno,» ha detto Douglas Yu, vice presidente dell'interconnessione integrata & dell'imballaggio a TSMC. «Un reticolo 2.5X sarà qualificato da Q1 “21.»

I più grandi pacchetti di uscita danno a clienti alcune nuove opzioni. Diciamovi per volere un pacchetto con l'alta memoria di larghezza di banda (HBM). In HBM, i dadi di DRAM sono impilati sopra a vicenda, permettendo a più larghezza di banda nei sistemi.

HBM pricipalmente è trovato in pacchetti di qualità superiore e costosi 2.5D. Ora, con le più grandi dimensioni del pacchetto, ASE e TSMC stanno sviluppando i pacchetti meno costosi di uscita che sostengono HBM.

Ci sono altre nuove opzioni. ASE e TSMC stanno sviluppando l'uscita con i ponti del silicio. Intel era la prima società per sviluppare i ponti del silicio. Trovato in pacchetti di qualità superiore, un ponte è un pezzo minuscolo di silicio che collega uno muore ad un altro in un pacchetto. I ponti sono posizionati come alternativa più economica che le interposizioni 2.5D.

I ponti promettono di portare la nuova funzionalità ad uscita. Per esempio, l'uscita tradizionale di TSMC caratterizza un passo di 40μm con 3 strati di RDL alla linea/spazio di 2μm-2μm. «(La tecnologia del ponte del silicio di TSMC) può ridurre il passo locale a 25μm per conservare l'area del chip. Una linea e lo spazio di RDL a 0.4μm e a 0.4μm fornisce una densità molto più alta di interconnessione,» Yu ha detto.

2.5D, nel frattempo, non sta andando via. Alcuni stanno sviluppando le architetture enormi del dispositivo con più I/Os. Per ora, 2.5D è la sola opzione qui.

In 2.5D, i dadi sono impilati sopra un'interposizione, che incorpora i vias del attraverso-silicio (TSVs). L'interposizione funge da ponte fra i chip e un bordo, che fornisce più I/Os e larghezza di banda.

In un esempio, un venditore potrebbe incorporare FPGA con quattro cubi di HBM. In un cubo da solo, l'ultima tecnologia del HBM2E di Samsung impila otto 10nm-class 16 il gigabit DRAM muore su a vicenda. I dadi sono collegati facendo uso di 40.000 TSVs, permettendo alle velocità di trasferimento dei dati di 3.2Gbps.

Come uscita, 2.5D inoltre sta espandendosi. Per esempio, TSMC sta sviluppando un ponte del silicio per 2.5D, che dà a clienti più opzioni. TSMC sta aspettando una versione del reticolo 1.5X (4 HBMs) con una dimensione del reticolo 3.0X (8 HBMs) nella R & S.

Tutta detta, 2.5D rimane l'opzione per la parte alta, ma l'uscita sta eliminando il divario. Così come l'uscita impila su contro 2.5D? In una carta, ASE — quale chiama la sua tecnologia FOCoS di uscita — confrontato i suoi due tipi del pacchetto di uscita (chip-primo e chip-ultimo) contro 2.5D. Ogni pacchetto consiste di ASIC e di HBM. Lo scopo era di confrontare la distorsione, lo sforzo dielettrico basso-K, lo sforzo di interposer/RDL, l'affidabilità unita e la prestazione termica.

«La distorsione dei due tipi del pacchetto di FOCoS è più bassa di 2.5D dovuto un più piccolo disadattamento di CTE fra il combinato muoiono e substrato di accatastamento,» ha detto Wei-Hong Lai di ASE nella carta. «Lo sforzo (basso-K) di FOCoS per sia il chip-primo che l'chip-ultimi sono più bassi di 2.5D.»

Il rame di collegamento per 2.5D ha avuto sforzo più basso che l'uscita. «2.5D, chip-primo FOCoS e chip-ultimo FOCoS hanno simile prestazione termica e tutti sono abbastanza buoni per le applicazioni ad alta potenza,» Lai ha detto.

Più opzioni-chiplets, sorsate
Oltre a 2.5D e ad uscita, i clienti anche potrebbero sviluppare un pacchetto avanzato su ordinazione. Le opzioni comprendono 3D-ICs, i chiplets, i moduli del multi-chip (MCMs) ed il sistema-in-pacchetto (sorsata). Tecnicamente, questi non sono tipi del pacchetto. Sono le architetture o metodologie usate per sviluppare un pacchetto su ordinazione.

Una sorsata è un pacchetto su ordinazione o il modulo, quello consiste di un sistema o di un sottosistema elettronico funzionale, secondo ASE. Una sorsata comprende un assortimento di tecnologie in una cassetta portautensili, che può comprendere i dispositivi, i passivi e gli schemi differenti di interconnessione, tra l'altro. Scegliendo da queste opzioni, un cliente può sviluppare un pacchetto su ordinazione della sorsata per abbinare i suoi requisiti.

Chiplets è un altro opzione. Con i chiplets, un chipmaker può avere un menu dei dadi modulari, o chiplets, in una biblioteca. Chiplets ha potuto avere funzioni differenti ai vari nodi. I clienti possono combinare i chiplets e collegarli facendo uso di uno schema di interconnessione del dado--dado.

Potenzialmente, i chiplets hanno potuto risolvere un problema principale. Ai nodi avanzati, un monolitico muore è grande e costoso. Con i chiplets, i clienti possono smembramento il più grande dado nei più piccoli pezzi, quindi riducenti il costo ed amplificanti i rendimenti. «Gradiamo dire che un chiplet sta disgregando un dado monolitico nelle parti e poi sta fabbricando le parti, ma ancora funzionano come un singolo muoiono,» ha detto Jan Vardaman, presidente dell'internazionale di TechSearch.

Ci sono altri benefici. «Infine, le tecnologia d'imballaggio sono circa densità aumentante e potere diminuente, permettendo che i chiplets siano collegati in un pacchetto con funzionalità che abbina o supera la funzionalità di una Soc monolitica. I benefici per questo approccio includono, maggior flessibilità e un time to market più rapido,» ha detto Ramune Nagisetty, direttore più a basso costo del processo e dell'integrazione del prodotto ad Intel, in una presentazione recente.

Facendo uso dell'approccio di chiplet, i venditori potrebbero sviluppare 3D-ICs o MCMs. MCMs integrare i dadi e collegarli in un modulo. Un 3D-IC ha potuto venire in parecchie forme. Potrebbe comprendere impilare la logica sulla memoria o la logica su logica in un pacchetto.

Intel ha sviluppato le varie architetture del tipo di chiplet. La società ha i pezzi in-house per sviluppare queste architetture, compreso i suoi propri blocchetti del IP, i ponti del silicio e una tecnologia di interconnessione del dado--dado.

Fig. 1: tecnologie 2.5D e 3D facendo uso del ponte di Intel e delle tecnologie di Foveros. Fonte: Intel

L'interconnessione del dado--dado è critica. Unisce uno muore ad un altro in un pacchetto. Ogni muoia consiste di un blocchetto del IP con un'interfaccia fisica. Uno muore con un'interfaccia comune può comunicare ad un altro muore via un cavo di breve portata.

L'industria è svilupparsi parecchio canale omnibus di interfaccia tecnologia-avanzato dell'interfaccia del dado--dado (AIB), mazzo di cavi (arco), CEI-112G-XSR e OpenHBI.

Il gruppo specifico del dominio aperto dell'architettura (ODSA) sta sviluppando due dei questi interfaccia-arco e OpenHBI. OpenHBI è una tecnologia di interconnessione del dado--dado derivata dalla norma di HBM. L'arco sostiene i vari pacchetti. Entrambi sono nella R & S.

La tecnologia del dado--dado di Intel è chiamata AIB. Intel inoltre sta sviluppando i chiplets o le mattonelle AIB-compiacenti. La società ha sviluppato 10 mattonelle con 10 di più negli impianti, quali i ricetrasmettitori, i convertitori di dati, la fotonica del silicio e gli acceleratori di apprendimento automatico.

Mentre Intel continua a stabilire i pezzi per sviluppare i chiplets, altri creatori del dispositivo anche potrebbero ottenere la tecnologia di AIB e sviluppare le simili architetture facendo uso del loro proprie o IP di terzi.

Intel ha accesso ad AIB per i suoi prodotti interni. AIB inoltre è offerto come open source, la tecnologia senza diritti d'autore per i terzi su CHIPS Alliance Website.

Una nuova versione di AIB è negli impianti. CHIPS Alliance, un consorzio dell'industria, recentemente ha liberato la specificazione del progetto di versione 2,0 di AIB. AIB 2,0 ha più di sei volte la densità di larghezza di banda del bordo che AIB 1,0.

Per la maggior parte delle società, sebbene, sia una sfida importante per sviluppare le architetture del tipo di chiplet. La capacità di ottenere i chiplets interoperabili e provati dai venditori differenti è ancora un modello infondato.

C'è una soluzione qui. Per esempio, la progettazione analogica del ghepardo blu sta sviluppando un generatore per AIB. Il generatore permette ai blocchetti su ordinazione pronti di controllo di AIB attraverso i vari processi. «Producendo i blocchi su ordinazione alle velocità a pulsante, i generatori del ghepardo blu riducono il time to market e sforzo tecnico richiesto per produrre il IP pronto del nastro-fuori,» ha detto Krishna Settaluri, CEO del ghepardo blu.

Quello non risolve tutti i problemi. Per una cosa, i chiplets richiedono i buoni dadi conosciuti. Se uno o più dadi sono difettosi nella pila, l'intero pacchetto può venire a mancare. Così i venditori richiedono una strategia fabbricante sana con buon controllo dei processi.

«Poichè i processi d'imballaggio avanzati sono diventato sempre più complessi con le più piccole caratteristiche, l'esigenza di efficace controllo dei processi continua a svilupparsi,» ha detto Tim Skunes, vice presidente di R & S a CyberOptics. «Il costo di guasto su è dato questi processi usa buon conosciuto costoso muore.»

Più chiplets
Per i pacchetti avanzati, i venditori usano gli schemi esistenti di interconnessione. In pacchetti, i dadi sono impilati e collegati facendo uso dei microbumps e delle colonne di rame. Gli urti/colonne forniscono i piccoli, velocemente collegamenti elettrici fra i dispositivi differenti.

I microbumps/colonne più avanzati sono strutture minuscole con i passi di 36μm - di 40μm. Gli urti/colonne sono sviluppati facendo uso di varia attrezzatura. Poi, i dadi sono impilati e legati facendo uso di un bonder del wafer.

Per questo, l'industria usa il legame termico di compressione (TCB). Un bonder del TCB prende un dado ed allinea gli urti a quelli da un altro muore.

Il TCB è un processo lento. Il più, urti/colonne sta avvicinando al loro limite fisico, da qualche parte passi di intorno 20μm.

Quello è dove una nuova tecnologia chiamata legame ibrido è andato d'accordo. Ancora nella R & S per l'imballaggio, le pile leganti ibride ed i legami muore usando il rame--rame collega. Fornisce più larghezza di banda potere più basso che i metodi attuali di impilamento e di legame.

Le fonderie stanno sviluppando il legame ibrido per l'imballaggio avanzato. TSMC sta lavorando ad una tecnologia chiamata System sul chip Integrated (SoIC). Facendo uso di legame ibrido, il SoIC di TSMC permette alle architetture di chiplet 3D-like ai passi di sub-10μm.

Recentemente, TSMC ha rivelato la sua carta stradale di SoIC. Per la fine dell'anno, SoIC lancerà con i passi schiavi di 9μm, seguiti del 2021 da 6μm e da 4.5μm in early-2023.

Il legame ibrido muoventesi dal laboratorio al favoloso non è un processo semplice. «Le sfide principali di processo di legame ibrido di rame comprendono il controllo di difetto superficiale per impedire i vuoti, di controllo di profilo di superficie livello del nanometro per sostenere il contatto ibrido robusto del cuscinetto schiavo e controllando l'allineamento dei cuscinetti di rame sull'alto e sul basso muoia,» ha detto Stephen Hiebert, direttore di marketing senior a KLA.

Nel frattempo, altri inoltre stanno sviluppando i chiplets. Nell'industria delle comunicazioni, per esempio, gli OEM comprendono il grande commutatore SoCs di Ethernet nei sistemi. Il SoC consiste di un commutatore di Ethernet muore e un SerDes sullo stesso chip.

«Mentre andiamo alle più alte velocità e mentre la litografia va alle geometrie più fini, le strutture analogiche e digitali non riportano in scala lo stessi,» ha detto Nathan Tracy, un tecnologo ed il responsabile degli standard industriali a TE Connectivity. Tracy è inoltre il presidente del OIF.

«Se fate morire un commutatore, ha una parte digitale. Poi, avete SerDes, un serializzatore/deserializzatore che fornisce l'ingresso/uscita per il chip. Quella è una struttura analogica. Non riporta in scala bene,» Tracy ha detto.

Mentre i sistemi avanzano verso i tassi di dati più veloci, il SerDes occupa troppo spazio. Così in alcuni casi, la funzione di SerDes sta separanda dal più grande muore e rotto nei più piccoli dadi o chiplets.

Poi, tutti dadi stanno integrandi in un MCM. Il grande chip del commutatore si siede nel mezzo, che è circondato da quattro più piccoli chiplets dell'ingresso/uscita.

Quello è dove le norme vanno d'accordo qui. Il OIF sta sviluppando una tecnologia chiamata CEI-112G-XSR. XSR collega i chiplets ed i motori ottici in MCMs.

Conclusione
Chiaramente, l'imballaggio avanzato è un mercato forsennato con un numero crescente di nuove opzioni.

Quello è importante per i clienti. I dadi monolitici con rappresentazione in scala del chip non andranno via. Ma sta diventando più dura e più costosa ad ogni giro. (da Mark LaPedus)