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Ai 2020 dispositivi di elettrone internazionali recenti che si incontrano (IEDM), Imec ha presentato un documento su un'architettura senza condensatore novella delle cellule di DRAM.

Il DRAM è utilizzato per della memoria principale nei sistemi ed odierno la maggior parte dei dispositivi avanzati sono basati approssimativamente su 18nm ai processi 15nm. Il limite fisico per il DRAM è da qualche parte intorno a 10nm.

Il DRAM stesso è basato su un un-transistor, l'architettura delle cellule di memoria del un-condensatore (1T1C). Il problema è che sta diventando più difficile da riportare in scala o restringere il condensatore ad ogni nodo.

«Riportando in scala le memorie tradizionali di 1T1C DRAM oltre 32Gb muoia densità affronta due sfide importanti,» secondo Imec. «In primo luogo, difficoltà in a transistor basato a si di matrice che riporta in scala per farlo che sfida per mantenere la linea richiesta resistenza del mondo e fuori corrente con la dimensione diminuente delle cellule. In secondo luogo, l'integrazione 3D e la scalabilità – l'ultimo percorso verso il DRAM ad alta densità – è limitata dall'esigenza di un condensatore di stoccaggio.»

Nella R & S, l'industria sta lavorando alle varie tecnologie di memoria di prossima generazione per sostituire il DRAM. Poi, alcuni stanno lavorando ai modi estendere l'odierno DRAM facendo uso di nuovi materiali.

Per esempio, Imec ha inventato un'architettura delle cellule di DRAM che non implementa due transistor di sottili pellicole dell'indio-gallio-zinco-ossido (IGZO-TFTs) e condensatore di stoccaggio. Le celle di DRAM del transistor 0) in una configurazione 2T0C (2 condensatore mostrano più lungamente un tempo di conservazione di 400s per le dimensioni differenti delle cellule. Ciò a sua volta riduce la memoria la velocità di rinfrescamento ed il consumo di energia.

La capacità di elaborare IGZO-TFTs della nella linea linea retro fine de di fabbricazione (BEOL) riduce l'orma delle cellule ed apre la possibilità di impilamento delle cellule diverse.

«Oltre al tempo di conservazione lunga, a cellule basate IGZO TFT di DRAM presentano un secondo vantaggio principale sopra le tecnologie correnti di DRAM. A differenza del si, i transistor di IGZO-TFT possono essere fabbricati relativamente alle basse temperature e sono così compatibili con l'elaborazione di BEOL. Ciò permette che noi muoviamo la periferia della cellula di memoria di DRAM nell'ambito della matrice di memoria, che riduce significativamente l'orma della memoria muore. Inoltre, l'elaborazione di BEOL apre gli itinerari verso l'impilamento delle cellule diverse di DRAM, quindi permettendo alle architetture 3D-DRAM. La nostra soluzione dell'innovazione contribuirà a strappare giù la cosiddetta parete di memoria, permettendo che le memorie di DRAM continuino a svolgere un ruolo cruciale nelle applicazioni richiedenti quali la computazione della nuvola e l'intelligenza artificiale,» ha detto Gouri Sankar Kar, direttore del programma a Imec.

14nm STT-MRAM
Inoltre a IEDM, IBM ha presentato un documento sulla prima tecnologia inclusa della rotazione-trasferimento-coppia di torsione MRAM (STT-MRAM) del mondo al nodo trattato di 14nm CMOS.

La tecnologia dello STT-MRAM di IBM è progettata per le applicazioni ed incluso di memoria cache in cellulare, nello stoccaggio ed in altri sistemi.

Una tecnologia di memoria di prossima generazione, STT-MRAM è attraente perché caratterizza la velocità di SRAM e la non volatilità del flash con resistenza illimitata. STT-MRAM è un'architettura del un-transistor con una cellula di memoria magnetica della giunzione del tunnel (MTJ). Usa il magnetismo della rotazione dell'elettrone per fornire le proprietà non volatili in chip. Scriva e legga le funzioni dividono lo stesso percorso parallelo nella cellula di MTJ.

Ci sono due tipi dei chip STT-MRAM-autonomi ed inclusi. STT-MRAM autonomo sta spedendo ed essendo utilizzando negli azionamenti semi conduttori di impresa (SSDs.)

STT-MRAM inoltre è mirato a per sostituire odierna incastonata NÉ la memoria flash in microcontroller (MCUs) ed in altri chip. STT-MRAM inoltre è innestato per le applicazioni di memoria cache.

Odierno MCUs integra parecchie componenti sullo stesso chip, quali un'unità centrale di elaborazione (CPU), SRAM, la memoria inclusa e le unità periferiche. La memoria inclusa è usata per stoccaggio di codice, che gli avvii un dispositivo e permette che esegua i programmi. Uno dei tipi di memoria inclusi più comuni è chiamato NÉ memoria flash. NÉ la memoria flash è irregolare e funziona nelle applicazioni incluse.

Ma NÉ sta esaurendo il vapore ed è difficile da riportare in scala oltre i nodi 28nm/22nm. Più, incastonato NÉ o il eFlash sta diventando troppo costoso ai nodi avanzati.

Quello è dove STT-MRAM misura in- sostituirà incastonato NÉ a 28nm/22nm e di là. «Tuttavia, queste applicazioni avanzate sono state limitate da due sfide chiave: 1) migliorando prestazione di MTJ per ridurrsi scrivere le correnti mentre controllando le distribuzioni; e 2) aumentando la densità del circuito e delle cellule di MRAM/CMOS per la rappresentazione in scala di avanzato-nodo. Lavoro principale precedente, tutto al 28nm – i nodi 22nm, ha evidenziato la sfida del stretto-passo d'integrazione MTJs all'interno di breve spazio verticale disponibile fra i livelli di metallo di BEOL – una sfida che finora ha impedito il eMRAM di nodo 14nm essere diventato,» ha detto Daniel Edelstein, un collega di IBM nella carta. Altri hanno contribuito al lavoro.

«Qui, dimostriamo la prima tecnologia del eMRAM di nodo 14nm. Facendo uso di una macro del eMRAM 2Mb, raggiungiamo un'integrazione ad un passo stretto di MTJ (160nm), che si adatta verticalmente fra M1 e m2. Questa disposizione massimizza la prestazione del circuito del eMRAM eliminando il parasitics impilato di BEOL e riduce la dimensione ed il costo del chip rimuovendo le piste fissanti superiori per logica e riducendo il numero totale dei livelli per fissare le grandi matrici (queste possono avere bisogno dei livelli del Cu n+3 per MTJs hanno disposto sul mn livellato, quindi sul vantaggio di n=1). Dimostriamo colto e scriviamo la funzionalità, compreso annoti la prestazione a 4ns ed indichi che il modulo di processo del eMRAM può aggiungersi mentre mantenendo i requisiti di affidabilità di logica BEOL,» Edelstein ha detto.

«Parecchie innovazioni del processo dell'unità hanno permesso a questa integrazione, compreso un elettrodo inferiore sotto-litografico novello del microstud (μ-perno) (BEL), controllo di profilo fine del MTJ che modella e film dielettrici, metalizzazione ottimizzata di BEL/MTJ e planarization basso-K post--MTJ ottimizzato attraverso le aree di logica e di matrice,» ha detto.

ReRAM Non ideale
Il CEA-Leti ha dimostrato una tecnica di apprendimento automatico che sfrutta i tratti «non ideali» di RAM resistente (ReRAM).

I ricercatori hanno superato parecchie barriere per sviluppare ai i dispositivi basati ReRAM per il bordo di computazione.

Un sottoinsieme di AI, apprendimento automatico utilizza una rete neurale in un sistema. Una rete neurale sgranocchia i dati ed identifica i modelli nel sistema. Poi, abbina determinati modelli ed impara quale di quegli attributi sono importanti.

ReRAM, nel frattempo, è inoltre un tipo di prossima generazione di memoria. ReRAM più in basso ha letto le latenze e più velocemente scrivere la prestazione che l'odierna memoria flash. In ReRAM, una tensione si applica ad una pila materiale, creante un cambiamento nella resistenza che dati delle annotazioni nella memoria.

ReRAM, tuttavia, è difficile da svilupparsi. Soltanto alcuni hanno spedito le parti nel mercato. Ci sono altre edizioni. «Gli approcci correnti usano tipicamente gli algoritmi di apprendimento che non possono essere riconciliati con la qualità intrinseca non-idealities della memoria resistente, specialmente variabilità del ciclo--ciclo,» ha detto Thomas Dalgaty del CEA-Leti nell'elettronica della natura, un giornale della tecnologia.

«Qui, riferiamo uno schema di apprendimento automatico che sfrutta la variabilità di memristor per implementare il campionamento di Monte Carlo di catena di Markov in una matrice fabbricata di 16.384 dispositivi configurati come modello bayesano di apprendimento automatico,» Dalgaty abbiamo detto. «Il nostro approccio dimostra la robustezza a degradazione del dispositivo a dieci milione cicli di resistenza e, in base al circuito ed alle simulazioni a livello di sistema, l'energia totale richiesta di preparare i modelli è stimata per essere sull'ordine dei microjoules, che è considerevolmente più basso di negli approcci basati della tecnologia CMOS (CMOS). » (da Mark LaPedus)