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Lo sviluppo dei sensori di immagine di CMOS e la prospettiva di usando le promesse avanzate di tecnologie dell'immagine migliorare la qualità della vita. Con l'emergenza rapida del convertitore analogico-digitale parallelo (ADC) e delle tecnologie (della BI illuminate parte), sensori di immagine di CMOS attualmente domini il mercato della macchina fotografica digitale, mentre i sensori impilati di immagine di CMOS continuano a fornire la funzionalità e l'esperienza utente migliorate. Questo articolo esamina i risultati recenti dei sensori impilati di immagine nell'evoluzione delle architetture del sensore di immagine per accelerare i miglioramenti della prestazione, ampliare le capacità sensoriali ed il bordo dell'associazione che computa con le varie tecnologie impilate del dispositivo.
I sensori di immagine attualmente sono utilizzati in varie applicazioni. Dall'invenzione del dispositivo ad accoppiamento di carica (CCD) nel 1969, i sensori di immagine semi conduttrice si sono sparsi a vari mercati dei consumatori, quali le videocamere e le macchine fotografiche digitali compatte. Il sensore di immagine di CMOS, che è stato il sensore di immagine semi conduttrice della corrente principale dal 2005, configurazioni sulla tecnologia sviluppata per CCDs. Oltre agli smartphones, attualmente il più grande mercato del sensore di immagine, domanda dei sensori di immagine rapidamente sta espandendosi per includere le macchine fotografiche di rete per sicurezza, visione artificiale per automazione di fabbrica e le macchine fotografiche automobilistiche per l'azionamento assistito ed i sistemi di azionamento autonomi.
Una svolta importante in tecnologia dei sensori di immagine di CMOS era il riuscito sviluppo dei sensori parte-illuminati di immagine (della BI), che hanno permesso allo sviluppo delle strutture impilate dei sensori di immagine, secondo le indicazioni di figura 1. Nella struttura anteriore-illuminata originale (FI), era difficile da ridurre la dimensione del pixel del sensore perché la luce incidente ha dovuto essere raccolta dal fotodiodo con una lacuna circondato dalle linee del metallo. Le strutture (della BI illuminate parte) notevolmente hanno migliorato la sensibilità e permettere la flessibilità nel percorso del metallo e si è trasformato in in un prodotto popolare per i sensori di immagine dovuto legame del wafer e le tecniche d'assottigliamento del wafer estremamente uniforme. I sensori di immagine stanno sviluppando gradualmente verso le strutture impilate, in cui i circuiti logici direttamente sono integrati sul wafer basso. Il processo d'impilamento tiene conto un di più alto livello di integrazione degli elementi altamente paralleli nei processi più avanzati di CMOS, indipendente dei convertitori analogico-digitale (ADC) e di elaborazione dei segnali dal processo del sensore su misura per i fotodiodi del pixel. Le strutture impilate del dispositivo continuano a cambiare drammaticamente le architetture del sensore di immagine.

Calcoli 1. strutture di un sensore di immagine di CMOS. () una struttura di FI, (b) struttura della BI e (c) ha impilato la struttura con i vias.
Questo articolo esamina le tendenze relative alle architetture del sensore di immagine con i dispositivi impilati accelerare significativamente i miglioramenti della prestazione, ampliare le capacità sensoriali ed integra le capacità di calcolo del bordo collegate allo strato del sensore. La seconda sezione presenta le architetture differenti del sensore per le configurazioni di dispositivo impilate che permettono all'alta risoluzione del pixel ed all'alta rappresentazione di frame per secondo attraverso gli ADC colonna-paralleli altamente paralleli. La parte 3 presenta alcuni circuiti avanzati del pixel implementati facendo uso dei collegamenti del Cu-Cu del pixel-passo che sono critici per la migliore prestazione del pixel alle risoluzioni pratiche del pixel. i collegamenti del Cu-Cu del Pixel-passo inoltre stanno permettendo alle architetture del sensore di avanzare verso la digitalizzazione pixel-parallela. La parte IV presenta alcuni avanzamenti nelle architetture del sensore che estendono le capacità sensoriali, quale profondità spaziale, contrasto temporale che percepisce e nella rappresentazione leggera invisibile. La parte V presenta i sensori della visione che integrano gli acceleratori di intelligenza artificiale (AI) al bordo. Per concludere, elasticità della parte VI alcune conclusioni.
II. registrazione con più i film del megapixel
La registrazione di film richiede un frame per secondo di almeno 30 o 60 fotogrammi al secondo (fps), anche se il numero dei pixel sta aumentando dal formato ad alta definizione di 2 megapixel (HD) 8 al formato del megapixel 4K. Ulteriormente, il più alta operazione di frame per secondo, come 120, 240 o 1000 fotogrammi al secondo (fps), può fornire il playback lento. Da quando l'architettura colonna-parallela dell'ADC è stata proposta nel 1997, i frami per secondo sono migliorato aumentando il numero degli ADC paralleli ed accelerando l'operazione stessa dell'ADC. Le strutture impilate contribuiscono a massimizzare i frami per secondo come la migliore tecnologia della trasformazione possono applicarsi ai pixel ed alle unità periferiche del sensore. Il montaggio del sensore richiede parecchi processi di impiantazione ionica di formare i fotodiodi ed i transistor con perdita bassa della giunzione. Tuttavia, il processo di logica richiede la resistenza bassa ed i transistor ad alta velocità. Per i pixel, tre o quattro strati di collegamenti sono solitamente sufficienti, ma circa dieci strati di collegamenti sono richiesti per i circuiti logici. La tecnica d'impilamento usata può alleviare i vincoli contrastanti dei sensori non impilati di immagine sullo stesso chip, compreso i pixel del sensore ed i circuiti logici.
Architettura di A. Dual Rank ADC
Attualmente, la maggior parte dei sensori di immagine di CMOS comprendono una matrice dei pixel, migliaia di ADC ed i circuiti logici organizzati in una struttura colonna-parallela. Secondo le indicazioni di figura 2 (a), i vias del attraverso-silicio (TSVs) situati fuori della matrice del pixel collegano le colonne del pixel all'ADC ad un modo altamente parallelo. Prima nell'immagine impilata di CMOS il sensore ha presentato nel 2013, l'analogico e le parti digitali della colonna ADC sono state tagliate in chip alti e bassi, rispettivamente, secondo le indicazioni di figura 2 (b). Nel 2015, un'architettura della doppio-colonna ADC è stata proposta e raggiunto stata un frame per secondo di 120 fps ai pixel di 16M, in cui la colonna ADC completamente è mosso stata verso il chip inferiore, secondo le indicazioni di figura 2 (c). Il chip del sensore è fabbricato facendo uso di un processo su ordinazione del sensore 90nm per i fotodiodi, facendo uso soltanto di logica di NMOS. I chip di logica sono fabbricati facendo uso di un processo standard di CMOS di nanometro 65. Poiché la colonna ADC può essere implementata indipendentemente dal chip del sensore, l'ADC può altamente essere integrato. Oltre ad aumentare il frame per secondo, gli ADC paralleli ridondanti sono usati per ridurre il rumore facendo la media le conversioni analogico-digitale multiple (dell'ANNUNCIO), secondo le indicazioni di figura 3. L'uscita di un pixel si distribuisce simultaneamente a due ADC e le due uscite digitali sono sommate per riprodurre la struttura di immagine. Le fasi della sincronizzazione dei due ADC sono leggermente differenti raggiungere la riduzione di rumore riducendo la correlazione fra i loro segnali rumorosi.

Calcoli l'implementazione 2. di un sensore impilato di immagine di CMOS. (a) collegamento di TSV fra il fotodiodo ed il circuito logico. (b) il primo sensore impilato di immagine di CMOS. (c) architettura del Doppio-rango ADC.

Figura 3. schema a blocchi semplificato (sinistro) e caratteristiche migliori di rumore (giuste) di un'architettura del doppio-rango ADC.
Lo Tre-strato del B. ha impilato il sensore di immagine di CMOS con la memoria dinamica a accesso casuale (DRAM)
Come il numero dei pixel e degli aumenti paralleli degli ADC, sensori di immagine ha prodotto un gran numero di dati. Nel 2017, uno tre-strato ha impilato il sensore di immagine di CMOS è stato proposto di registrare il video lento a 960 fps, secondo le indicazioni di figura 4; i tre strati sono collegati dai vias del attraverso-silicio (TSVs) ed i dati ottenuti dall'ADC parallelo sono attenuati nel secondo strato del DRAM per raggiungere il bloccaggio di movimento lento. Per la registrazione lenta eccellente, il sensore può funzionare 960 a risoluzione dei fps in pieno HD mentre i dati digitali dall'ADC temporaneamente sono attenuati in DRAM sopra un bus 102-Gbit/s. Quando il sensore individua gli inneschi dell'utente o il moto veloce nella scena durante la fucilazione di film di 30 fps, la velocità della lettura si trasforma in in 960 fps. Fino a 63 strutture di risoluzione completa di HD possono essere memorizzate in DRAM per volta ed hanno attenuato il emissione dei dati durante il bloccaggio successivo di film.

Calcoli che 4. Tre-strati hanno impilato il sensore di immagine di CMOS con il DRAM
C. Per grande tecnologia ottica del Chip-su-wafer di formato
I sensori impilati di immagine di CMOS presentati fin qui sono fabbricati in un processo di legame del wafer-su-wafer (wow). Tuttavia, dalle dimensioni del sensore e della logica i chip devono essere gli stessi, questo processo non è sempre la migliore scelta, particolarmente per un grande formato ottico. Un altro metodo d'impilamento comprende il legame della mucca, secondo le indicazioni di figura 5 indicata. L'efficienza di area è la cosa migliore nel legame di wow quando un chip di logica della stessa dimensione come il formato ottico completamente è riempito di ADC altamente paralleli e di particelle elementari digitali. Tuttavia, se il circuito logico è più piccolo del formato ottico, la configurazione della mucca ha la migliore efficienza di area, mentre la configurazione di wow ha costato le edizioni.

Figura un'efficienza di 5. aree del wow ed intimorire i processi leganti per i grandi sensori ottici di immagine di formato.
Un sensore impilato di immagine di CMOS facendo uso del processo di legame della mucca [12] è stato riferito nel 2016, realizzante un sensore globale di immagine dell'otturatore per le macchine fotografiche di radiodiffusione con un formato ottico di super-35 millimetro. Qui, due chip di logica affettata sono progettati in un processo di 65 il nanometro CMOS con gli ADC e i microbumps paralleli e sono impilati su un grande chip del sensore progettato per i pixel globali dell'otturatore, secondo le indicazioni di figura 6. Un chip di logica del ritaglio con un alto allungamento è collegato al sensore via i microbumps con un passo di µm 40. Di conseguenza, il numero totale dei collegamenti è circa 38 000. Il sensore inoltre tiene conto playback lento eccellente a 480 fps via 8 megapixels.

Calcoli il sensore di immagine di CMOS impilato 6. facendo uso del processo di legame della mucca.
Figura 7 mostra le tendenze della prestazione per i grandi sensori di immagine di ottico-formato, con 50 megapixels e 250 fps per i sensori di immagine di full-35-mm-format nel 2021. Per aumentare il numero degli ADC paralleli e per aumentare incrementalmente l'amplificatore di struttura statico di memoria ad accesso casuale (SRAM), il processo di wow è usato per raggiungere il rendimento elevato. D'altra parte, il processo della mucca è usato per equilibrare l'efficacia economica con la prestazione di grandi sensori di ottico-formato. Inoltre è presentato nel 2021 un sensore a 3,6 pollici di immagine con 127 milione pixel e quattro chip di logica impilati facendo uso di un processo della mucca. La sfida seguente per il processo della mucca è di aumentare la capacità di lavorazione della disposizione del chip sul wafer per aumentare la produttività.

Calcoli 7. tendenze della prestazione per i grandi sensori ottici di immagine di formato.
III. architettura di parallelo del pixel
Nella sezione precedente, l'architettura del sensore facendo uso dei dispositivi impilati pricipalmente è stata usata per aumentare il frame per secondo dell'architettura basata ADC colonna-parallela. Questa sezione presenta alcuni avanzamenti basati sulle architetture pixel-parallele facendo uso dei collegamenti del Cu-Cu del fine-passo. Qui, i collegamenti fra il sensore e gli strati di logica sono stati cambiati da TSVs ai collegamenti ibrido-legati del Cu-Cu, secondo le indicazioni di figura 8 (a). In una configurazione di TSV, i segnali sono diretti allo strato di logica sulla periferia della matrice del pixel. Al contrario, i collegamenti del Cu-Cu possono essere integrati direttamente sotto il pixel e questi collegamenti concedono aumentare il numero dei collegamenti. Le tendenze più recenti per quanto riguarda il gioco del collegamento del Cu-Cu sono indicate nella fig. 8 (b). Il processo legante ibrido dei sensori di immagine richiede milioni di collegamenti del Cu-Cu senza difetti del collegamento, mentre il contatto che spazia diminuisce gradualmente con il collegamento stabile di tantissimi contatti; inoltre, il Cu-Cu di 1-µm recentemente è stato riferito il gioco schiavo ibrido. Questi collegamenti del fine-passo permetteranno alle architetture di circuito pixel-parallele di essere fabbricati alle dimensioni pratiche del pixel.

Figura 8. una struttura semplificata del dispositivo di tendenze di gioco della giunzione del Cu-Cu () e (b) sezione trasversale.
Espansione del circuito del pixel di A. Stacked
Le numerose tecniche e implementazioni sono state proposte nella letteratura per migliorare la prestazione del pixel con espansione del circuito del pixel, quale bene la capacità (FWC) e per implementare le funzioni supplementari, quale l'otturatore globale. Figura 9 (a) e (b) manifestazione la configurazione del pixel per singolo guadagno di conversione e doppio guadagno di conversione, rispettivamente. Le oscillazioni ad alta tensione di più piccola esperienza capacitiva di CFDs dall'optoelettronica per la lettura a basso rumore, ma è saturata facilmente da tantissimi elettroni del segnale. Tuttavia, i pixel con i guadagni di doppia conversione sono commutati tramite l'operazione sequenziale fra i due guadagni di conversione, permettendo alle letture a basso rumore sul CFD ed alle alte letture della gamma dinamica (HDR) su CDCG; inoltre, le spese generali di area dei transistor supplementari e di alta risoluzione del pixel dei condensatori sono raggiunte limitando l'importo che la dimensione del pixel può essere ridotta. Nel 2018, un'estensione impilata del circuito del pixel con doppio guadagno di conversione è stata proposta; i circuiti supplementari sono stati implementati sul chip inferiore attraverso i collegamenti pixel-paralleli del Cu-Cu, secondo le indicazioni della fig. 9 (c). Commutando fra i guadagni di conversione di 20 e 200 µV/e-, un pixel di 1.5-µm è stato visualizzato con successo con una gamma dinamica del dB 83,8 ed a basso rumore di 0,8 e-rms. Secondo le indicazioni di figura 10, della la configurazione di circuito impilata livella del pixel si è applicata alla funzione globale dell'otturatore di tensione-dominio ed al pixel con doppio guadagno di conversione. 2019 hanno dimostrato un pixel globale dell'otturatore di 2,2 µm con un'efficienza dell'otturatore del dB oltre 100. Pixel avanzati con l'otturatore globale di guadagno e di tensione-dominio di doppia conversione raggiungere le dimensioni del pixel di 0,8 µm e di µm 2,3, rispettivamente, senza di rappresentazione in scala d'impilamento livella del pixel del circuito; tuttavia, le configurazioni impilate del pixel ancora si pensano che migliorino la prestazione del pixel per i più piccoli pixel.

Figura 9. configurazioni di circuito del pixel (a) con singolo guadagno di conversione, (b) con doppio guadagno di conversione e (c) con doppio guadagno di conversione ed i pixel impilati con i collegamenti paralleli del Cu-Cu.

Figura 10. configurazione di circuito del pixel di un otturatore globale impilato di tensione-dominio via i collegamenti pixel-paralleli del Cu-Cu.
B. Pixel Parallel ADC
Dal concetto della digitalizzazione pixel-parallela è stato proposto nel 2001, sensori impilati Cu-Cu-collegati pixel-paralleli di immagine con i processi leganti ibridi inoltre sono stati proposti. le spese generali di area del Entro-pixel in circuiti complessi definitivamente limitano la risoluzione del pixel, ma nel 2017 un sensore di immagine impilato 4,1 megapixel con un'architettura matrice-parallela dell'ADC è stato proposto, seguito nel 2018 dal sensore impilato 1,46 di immagine di parallelo un ADC del megapixel. L'architettura pixel-parallela dell'ADC ha raggiunto la risoluzione di Mpixel dovuto i collegamenti fini del Cu-Cu del passo del processo legante ibrido. Secondo le indicazioni di figura 11, il unico pendio ADC è usato nelle architetture colonna-parallele pixel-parallele e tradizionali, ma senza circuiti del seguace di fonte. gli amplificatori a transistor del In-pixel sono integrati direttamente nei comparatori, colleganti ogni pixel al chip inferiore via i due collegamenti del Cu-Cu. dovuto la limitazione di area del contatore, il codice grigio è assegnato ai fermi del in-pixel e le condutture della lettura digitale sono state implementate facendo uso degli ADC nell'ambito della matrice del pixel.

Figura 11. configurazione di circuito dell'ADC pixel-parallelo.
Figura 12 (a) mostra un chip del prototipo con un'architettura pixel-parallela dell'ADC; sebbene ogni ADC sia implementato con un passo del pixel di µm soltanto 6,9, in cui la corrente tranquilla del comparatore è limitata a Na 7,74, il rumore di fondo dovuto controllo di efficace larghezza di banda soppresso a 8,77 e−rms. Tutti gli ADC pixel-paralleli funzionano simultaneamente come otturatore globale; quindi, secondo le indicazioni di figura 12 (c), nessuna distorsione del piano focale della saracinesca secondo le indicazioni di figura 12 (b) è osservato nelle immagini catturate facendo uso del prototipo. le architetture Pixel-parallele dell'ADC continuano ad essere sviluppate. Il lavoro recente nel 2020 mostra un passo del pixel di µm 4,6, una gamma dinamica di 127-dB e un rumore di 4.2e−rms e un lavoro di µm 4,95 e un rumore di 2.6e−rms.

Figura 12. implementazione del Su chip di un ADC pixel-parallelo. () un micrografo del chip. (b) immagini catturate facendo uso dell'operazione della saracinesca e (c) facendo uso dell'operazione globale dell'otturatore.
Contatore del fotone di C. Pixel Parallel
Il fotone che conta la rappresentazione, anche conosciuta come la rappresentazione di quantum, è una tecnica di promessa per permettere all'acquisizione immagine con la lettura senza rumore e l'alta rappresentazione della gamma dinamica (HDR). Fotone-contando l'immagine i sensori facendo uso dei diodi Zener del unico fotone (SPADs) sono una delle sfide della digitalizzazione pixel-parallela through impilando le tecniche. La corrente della valanga è avviata da un singolo fotoelettrone ed in assenza di tutto il rumore dai circuiti a fine frontale analogici, l'evento può essere osservato digitalmente come conteggio del fotone. Ciò richiede l'implementazione dei circuiti complessi per ogni SPAD; considerando che impilato le strutture del dispositivo con i collegamenti del pixel hanno il potenziale per il fotone altamente integrato che conta la rappresentazione.
Un sensore diconteggio di immagine di SPAD con una gamma dinamica del dB 124 e di usando un subframe che estrapola l'architettura è stato riferito nel 2021. Una matrice parte-illuminata del pixel del diodo Zener del unico fotone (della BI) (SPAD) è impilata sul chip inferiore ed i circuiti della lettura sono collegati via Cu-Cu pixel-parallelo, secondo le indicazioni di figura 13 (a). Fig. 13 (b) è una rappresentazione schematica di un'unità del pixel. Ogni pixel ha un contatore di ondulazione digitale di 9 b (CN) che conta il numero dei fotoni di incidente. Lo straripamento porta (DI) dal contatore è rinviato al estigue il circuito per controllare l'attivazione di SPAD e per chiudere il codice cronometrante (TC). Un codice della sincronizzazione di 14 b (TC) poi è assegnato a tutti i pixel e passa sopra al contatore quando dei cambiamenti della bandiera, secondo le indicazioni del diagramma cronometrante nella figura 14. Colto fuori 9 conteggi di b dei fotoni o del TCs chiuso di 14 b ed ottenere esattamente tutti i conteggi del fotone in stati di scarsa visibilità senza contro straripamento. Tuttavia, quando il contatore trabocca negli stati della luce intensa, il pixel di straripamento registra il tempo ed estrapola il numero reale dei fotoni di incidente in tutto l'esposizione.

Figura 13. Fotone che conta il sensore di immagine. () una configurazione del chip. (b) ha semplificato lo schema circuitale del pixel.

Figura 14. Diagramma di sincronizzazione per il conteggio del fotone e l'estrapolazione del subframe.
Secondo le indicazioni di figura 15 (a), una gamma dinamica del dB 124 è stata dimostrata senza alcuna degradazione nel rapporto segnale-rumore (SNR). Lo SNR dopo contro straripamento negli stati della luce intensa rimane al dB 40 sopra la gamma dinamica estesa, poiché le vere operazioni di conteggio del fotone possono contare fino a 10 240 fotoni, o 9 subframes del × 20 dei bit. Figura 15 (b) mostra che un'immagine di HDR ha catturato a 250 fps; dovuto l'operazione di HDR subframe di 20 e dell'otturatore globale, nessun manufatto di moto è stato osservato anche con un fan girante di 225 giri/min. L'estrapolazione di 20 subframe efficacemente sopprime i manufatti di moto, secondo le indicazioni della fig. 15 (c). SPAD richiede un'alta tensione di polarizzazione di circa 20 V e l'avviamento pixel-parallelo dei rivelatori ad una tensione di rifornimento bassa. I pixel di SPAD con i piccoli passi sono spesso difficili da raggiungere dovuto isolamento del dispositivo fra le tensioni di rifornimento differenti. Tuttavia, la struttura impilata del dispositivo efficacemente separa gli strati di logica CMOS e di SPAD, quindi acceleranti lo sviluppo di piccole configurazioni del pixel con SPAD e funzionalità estesa.

Figura 15. Risultati di misura di conteggio del fotone. () una gamma dinamica e un rapporto segnale-rumore. (b) ha catturato l'immagine di HDR. (c) ha catturato l'immagine con soppressione del manufatto di moto.
IV. espansione di capacità sensoriale
Oltre alla gamma dinamica precedentemente introdotta ed alle capacità globali dell'otturatore, la tecnologia impilata del dispositivo non solo migliora la qualità di immagine dell'architettura del sensore, ma inoltre aumenta le capacità sensoriali quali profondità spaziale, contrasto temporale che percepiscono e la rappresentazione leggera invisibile.
Profondità di A. Spatial
Come descritto nella sezione III-C, la struttura impilata del dispositivo con legame ibrido del Cu-Cu è un approccio di promessa per la tecnologia pratica di SPAD in una vasta gamma di applicazioni e riduce il passo del pixel di SPAD meno a µm di 10. Per migliorare l'efficienza di rilevazione del fotone (PDE) e per ridurre la diafonia ottica con il piccolo passo del pixel, una matrice del pixel della BI SPAD compreso isolamento completo della fossa (FTI) e legame del Cu-Cu è stata riferita nel 2020. Secondo le indicazioni di figura 16, nella struttura di SPAD impilata BI, la matrice del pixel di SPAD è completamente aperta a luce incidente e tutti i transistor del pixel sono implementati sul chip inferiore. Il metallo ha sepolto gli aiuti di FTI per sopprimere la diafonia con i pixel adiacenti. I pixel del passo SPAD di 10-µm caratterizzano uno strato del silicio 7-µm-thick per migliorare la sensibilità delle misure vicine all'infrarosso della spettroscopia (NIR) e per raggiungere alto PDEs di oltre 31,4% e di 14,2% a 850 nanometro e a 940 nanometro, rispettivamente.

Figura 16. Struttura del dispositivo di SPAD. (a) FI SPAD. (b) Bi-ha impilato SPAD.
Nel 2021, 189 un sensore diretto di tempo di volo del × 600 SPAD (ToF) facendo uso di uno SPAD Bi-impilato è riferito per i sistemi LIDAR automobilistici. Tutti i circuiti a fine frontale del pixel sono implementati nel chip di fondo nell'ambito della matrice di SPAD, secondo le indicazioni di figura 17. In un sistema LIDAR, quando un impulso riflesso del laser è ricevuto, lo SPAD genera un impulso di innesco con un tempo morto di 6 NS e lo trasmette ad un convertitore del tempo digitale (TDC). I chip alti e bassi usano 90 il nanometro SPAD e 40 processi di nanometro CMOS con 10 strati di rame, rispettivamente. dovuto la struttura impilata, il sensore include un circuito di rilevazione di coincidenza, un TDC e un processore di segnale digitale (DSP) come le particelle elementari per la percezione di profondità. Il sensore diretto di ToF esibisce un'accuratezza di distanza di 30 cm sopra una gamma estesa di fino a 200 m., permettendole di individuare gli oggetti con la riflettività di 95% al sole al lux 117k.

Figura 17. La BI ha impilato SPAD con il sensore diretto di profondità di ToF.
La BI ha impilato la struttura di SPAD è un'innovazione alla nella rappresentazione basata SPAD e nella profondità che percepiscono con le proprietà migliori. La struttura della pila della BI migliora l'efficienza di quantum e separa lo SPADs ed i circuiti negli strati ottimali del silicio confrontati ai pixel convenzionali che dispongono i circuiti accanto ad ogni SPAD. Di conseguenza, l'implementazione impilata sormonta le limitazioni tradizionali dei sensori di SPAD ed è adatta a una più vasta gamma di applicazioni.
Percezione di B. Time Contrast
a sensori basati a evento della visione (EVS) individuano il contrasto temporale del unico pixel sopra le soglie relative prestabilite per seguire l'evoluzione temporale dei cambiamenti leggeri relativi e per definire i punti campionari per delle le misure livelle del pixel frameless dell'intensità assoluta. Da quando EVS in primo luogo è stato riferito nel 2006, molte applicazioni facendo uso di EVS sono state proposte, quale visione artificiale ad alta velocità ed a bassa potenza dovuto la precisione temporale dei dati registrati, la soppressione inerente di ridondanza temporale che conducono ai costi riduttori di postelaborazione ed una vasta gamma di in-scenari. Operazione del Dott. Sebbene la dimensione del pixel sia ridotta ad un passo di 9 µm nel 2019 attraverso le strutture della BI, EVS soffre dalla grande dimensione del pixel e spesso piccola dalla risoluzione dovuto l'estesa dell'elaborazione livella del pixel del segnale analogico. Di conseguenza, beneficio di EVSs specialmente dagli avanzamenti in strutture impilate del dispositivo con i collegamenti del Cu-Cu della pixel-scala.
il passo 1280 del pixel del × 720 4.86-µm Bi-ha impilato EVS è stato riferito nel 2020. Figura 18 mostra lo schema a blocchi del pixel della funzione di rilevazione di contrasto (CD) e di una rappresentazione schematica dei blocchetti asincroni di logica dell'interfaccia e dello stato della lettura del in-pixel. Il photocurrent è convertito in segnale di tensione, Vlog ed il cambiamento di contrasto è ottenuto da modulazione di delta asincrona (ADM) ha individuato facendo uso di un comparatore dell'livello-incrocio. Il EVS Bi-impilato nella figura 19 (a) raggiunge dei i timestamp livelli della fila 1-µs, un tasso massimo di evento di 1,066 miliardo eventi al secondo (ENV) e una conduttura di formattazione di dati di 35 nW/pixel e di 137 pJ/event per le applicazioni ad alta velocità e a bassa potenza di visione artificiale. Figura 19 (b) mostra l'operazione del sensore per alcune applicazioni di esempio. Registrazioni di scena di traffico intorno 1 lux dimostrare sensibilità di contrasto della basso luce. L'alta accuratezza temporale dai pixel della basso latenza e le operazioni ad alta velocità della lettura permettono che il sensore decodifichi i modelli leggeri strutturati del tempo codificati nella profondità 3D che percepisce le applicazioni. Figura 20 mostra che la tendenza del pixel lancia dentro EVS. dovuto la tecnologia impilata del dispositivo, la dimensione del pixel di EVS è ora inferiore ad un passo di 5 µm per i casi pratici di uso dei megapixels.

Figura 18. Schema a blocchi del pixel di EVS

Figura 19. EVS Bi-impilato ed il suo esempio di applicazione. () un micrografo del chip. (b) esempi di applicazione.

Rappresentazione della luce di C. Invisible
La tecnologia impilata del dispositivo inoltre facilita la rappresentazione leggera invisibile facendo uso dei rivelatori fotoelettrici del non silicio nell'integrazione ibrida. Gli esempi dei rivelatori fotoelettrici del non silicio con integrazione ibrida includono i rivelatori fotoelettrici di InGaAs, i rivelatori fotoelettrici di GE-su-si ed i film fotoconduttori organici. In questa sezione, i risultati recenti dei sensori di InGaAs facendo uso di legame ibrido del Cu-Cu sono riassunti.
La richiesta della rappresentazione nella gamma infrarossa di onda corta (SWIR) (cioè lunghezze d'onda fra 1000 e 2000 nanometri) sta aumentando per le applicazioni industriali, scientifiche, mediche e di sicurezza. I dispositivi di InGaAs sono stati utilizzati nei sensori di SWIR perché le loro proprietà di assorbimento nella gamma di SWIR non possono essere coperte ai dai dispositivi basati a silicio. In sensori convenzionali di InGaAs, ogni pixel della matrice del fotodiodo (PDA) è collegato ad un circuito integrato della lettura (ROIC) via un ibrido del vibrazione-chip facendo uso degli urti. Questa struttura complica tipicamente il montaggio delle matrici del pixel del fine-passo dovuto la scalabilità limitata degli urti. Nel 2019, un sensore di immagine di InGaAs è stato presentato in cui ciascuno il pixel di 5-µm di PDA è stato collegato al ROIC facendo uso di legame del Cu-Cu. Le eterostrutture di InGaAs/InP epitassiale si sono sviluppate sui piccoli substrati disponibili nel commercio del InP con i diametri di meno di 4. secondo le indicazioni di figura 21, wafer epitassiali di InGaAs/InP sono tagliati nei chip e sono trasferiti alle grandi lastre di silicio facendo uso di un processo del dado--silicio di III-V. Dopo lavorazione dei cuscinetti del Cu, il heterowafer di III-V/Si usa il legame del Cu-Cu per collegare ogni pixel di III-V al ROIC con la miscela di ROIC. Figura 22 mostra la tendenza del passo del contatto per gli urti del vibrazione-chip ed il legame del Cu-Cu per i sensori di InGaAs. l'ibrido facendo uso degli urti, il metodo tradizionale del Vibrazione-chip di fabbricazione dei sensori di InGaAs, non è adatto a ridurre il passo del pixel dovuto restringere i margini di processo e la ripetibilità difficile. Tuttavia, l'ibridazione del Cu-Cu è stata usata per fabbricazione in serie dei sensori di immagine di CMOS con gli alti rendimenti dal 2016 ed è una tecnologia chiave per la rappresentazione in scala collega ai sensori di InGaAs. Figura 22 inoltre mostra un esempio di un'applicazione che fa partecipare il monitoraggio di sicurezza e di ispezione in uno scenario nebbioso. Quindi, i sensori di immagine di InGaAs permettono alla rappresentazione di HD SWIR attraverso dei i collegamenti livelli del pixel del Cu-Cu.

Figura 21. Organigramma trattato per montaggio del sensore di immagine di InGaAs.

Figura 22. tendenze del passo del contatto dell'urto del Vibrazione-chip ed esempi di applicazione per legame del Cu-Cu ed i sensori di InGaAs.
Sensori di V. Smart Vision
La richiesta dei prodotti della macchina fotografica con le capacità di elaborazione di AI sta sviluppandosi in Internet del mercato di cose (IoT), delle città al minuto e astute e di simili applicazioni. La potenza di elaborazione di AI su tali dispositivi del bordo può affrontare alcune delle edizioni connesse con i sistemi informatici della nuvola pura, quali la latenza, le comunicazioni della nuvola, i costi di elaborazione e le preoccupazioni della segretezza. Le richieste del mercato delle macchine fotografiche astute con le capacità di elaborazione di AI comprendono la piccola dimensione, il basso costo, il basso consumo energetico e la facilità di installazione. Tuttavia, i sensori convenzionali di immagine di CMOS hanno prodotto soltanto i dati grezzi dell'immagine catturata. Di conseguenza quando sviluppa una macchina fotografica astuta con le capacità di elaborazione di AI, è necessario da usare i CI che comprendono l'unità di elaborazione di segnale di immagine (ISP), la rete neurale dell'avvolgimento (CNN) che elaborano, il DRAM ed altre capacità.
Un sensore impilato di immagine di CMOS che consiste dei megapixels 12,3 e di un DSP dedicato al calcolo di CNN è stato riferito nel 2021. Secondo le indicazioni di figura 23, il sensore contiene una soluzione integrata con il trasferimento completo dell'acquisizione immagine nell'unità di elaborazione di illazione di CNN e può essere elaborato a 120 fps, compreso l'acquisizione immagine che usando i 4,97 TOPS/W DSP e l'elaborazione di CNN del su chip. Il blocchetto di elaborazione ha un ISP per lavorazione dell'input di CNN, un sottosistema di DSP ottimizzato per il CNN che elabora e un 8-MB L2 SRAM per la conservazione i pesi di CNN e della memoria di tempo di esecuzione. Figura 24 mostra alcuni esempi dei risultati di illazione di CNN usando MobileNet v1. Il sottosistema di DSP ha dimostrato i simili risultati di illazione a TensorFlow. I sensori astuti della visione possono eseguire il processo completo di illazione di CNN sul sensore e possono produrre le immagini catturate come risultati di illazione di CNN e di dati grezzi nello stesso telaio attraverso l'interfaccia di MIPI. Il sensore inoltre sostiene l'uscita dei risultati di illazione di CNN soltanto dall'interfaccia di SPI per permettere alle piccole macchine fotografiche e per ridurre il consumo di energia ed il costo del sistema. L'unità di elaborazione di illazione di CNN sul sensore permette che gli utenti programmino i loro modelli di AI del favorito nella memoria inclusa e li riprogrammino secondo i requisiti o gli stati di dove il sistema è usato. Per esempio, una volta installata all'entrata di una funzione, può essere usata per contare il numero degli ospiti che entrano nella funzione; una volta installata su uno scaffale di negozio, può essere usata per individuare le situazioni indisponibili; una volta installata sul soffitto, può essere usata per il calore che traccia gli ospiti del deposito. I sensori astuti della visione si pensano che forniscano i sistemi a basso costo di AI del bordo per varie applicazioni facendo uso dei modelli flessibili di AI.

Questo articolo esamina i risultati recenti nelle architetture del sensore di immagine con le strutture impilate del dispositivo. La struttura impilata del dispositivo notevolmente migliora la prestazione del sensore di immagine, particolarmente agli alti frami per secondo e le alte risoluzioni del pixel, attraverso gli ADC altamente paralleli implementati facendo uso dei pixel del sensore e del circuito di CMOS hanno ottimizzato la tecnologia della trasformazione. Nel lavoro recente, parecchie proposte sono state presentate, con alcuni risultati, facendo uso dei circuiti d'impilamento pixel-paralleli e/o delle unità di elaborazione più astute. Queste nuove sfide richiedono il più alta scalabilità, la più ottimizzazione di tecnologia della trasformazione per ogni funzione e il più alta efficienza di area. I rivelatori fotoelettrici, i circuiti a fine frontale del pixel, il segnale misto analogico e le unità di elaborazione digitali e le memorie possono essere integrati più efficientemente, secondo le indicazioni di figura 25 e le architetture future del sensore di immagine guadagneranno ulteriore sviluppo per ampliare le capacità tramite il dispositivo che impila le tecniche.