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March 29, 2021

Semiconduttore d'imballaggio avanzato di IC

Una tecnologia può essere ben nota da un campo professionale relativamente stretto. Ci sono ragioni storiche e sono inoltre inseparabili dalla promozione delle società famose. È Apple che porta la sorsata al pubblico e l'imballaggio avanzato può attirare l'attenzione del pubblico diffusa. Poiché TSMC (TSMC).
Apple ha detto che il mio i guarda gli usi sorseggiare la tecnologia e la sorsata ampiamente è stata conosciuta da allora; TSMC ha detto che oltre a tecnologia avanzata, inoltre voglio impegnarmi nell'imballaggio avanzato e l'imballaggio avanzato è stato citato dall'industria come avendo lo stesso stato importante come tecnologia avanzata.
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Negli ultimi anni, le tecnologia d'imballaggio avanzate hanno continuato ad emergere ed i nuovi termini inoltre sono emerso uno dopo l'altro, rendendo alla gente un piccolo abbagliamento. Attualmente, ci sono almeno dozzine di nomi in relazione con avanzati che possono essere elencati.
Per esempio: Pacchetto della scaglia di WLP (pacchetto del livello del wafer), di FIWLP (pacchetto del livello del wafer di entrata), di FOWLP (pacchetto del livello del wafer di uscita), del eWLB (ha incluso la matrice di BallGrid del livello del wafer), di CSP (Chip Scale Package), di WLCSP (patata fritta del livello del wafer)), mucca (patata fritta sul wafer), wow (wafer sul wafer), FOPLP (pacchetto) del livello del pannello di uscita, informazioni (uscita integrata), CoWoS (Chip-su-Wafer-su-substrato), HBM (alta memoria) di larghezza di banda, HMC (MemoryCube ibrido), Ampio-IO (ampio ingresso/uscita), EMIB (ponte incastonato) di Interconect del Multi-dado, Foveros, co--EMIB, ODI (interconnessione omnidirezionale), 3D IC, SoIC, il X-cubo… ecc… questi sono tutti tecnologia d'imballaggio avanzate.
Come distinguere e capire questi tecnologia d'imballaggio avanzate di abbagliamento? Ciò è che cosa questo articolo dirà al lettore.
In primo luogo, per facilitare la distinzione, dividiamo l'imballaggio avanzato in due categorie:① Tecnologia d'imballaggio avanzata basata sull'estensione piana DI X-Y, pricipalmente con RDL per l'estensione ed il collegamento del segnale; La tecnologia d'imballaggio avanzata del ② basata sull'estensione di Z-asse, pricipalmente con TSV realizza l'estensione ed il collegamento del segnale.

Tecnologia d'imballaggio avanzata basata sull'estensione piana DI X-Y
L'aereo DI X-Y qui si riferisce al piano DI X-Y del wafer o del chip. Il tratto distintivo di questo tipo di pacchetto è che non ci sono TSV attraverso silicio via. Il metodo o la tecnologia di estensione del segnale pricipalmente è realizzato dallo strato di RDL. Solitamente non c'è substrato ed i collegamenti di RDL sono attaccati al corpo del silicio del chip, o sono attaccati alla modellatura. Poiché il prodotto finale del pacchetto non ha un substrato, questo tipo di pacchetto è relativamente sottile ed è attualmente ampiamente usato in Smart Phone.

1. FOWLP

FOWLP (pacchetto livellato del wafer di uscita) è un genere di WLP (pacchetto livellato del wafer), in modo da noi deve capire il pacchetto del livello del wafer di WLP in primo luogo.
Prima dell'arrivo della tecnologia di WLP, i punti trattati d'imballaggio tradizionali pricipalmente sono stati effettuati dopo il taglio a cubetti e l'affettatura del dado a cubetti. Il wafer in primo luogo è stato tagliato e poi è stato imballato nelle varie forme.

WLP è uscito verso il 2000. Ci sono due tipi: Entrata (entrata) ed uscita (uscita). L'imballaggio livellato del wafer di WLP è differente dall'imballaggio tradizionale. Nel processo d'imballaggio, la maggior parte dei processi sono corretti. Il wafer è azionato, cioè, l'imballaggio globale (imballare) è realizzato sul wafer e sul taglio a cubetti è eseguito dopo che l'imballaggio è completato.
Poiché il taglio a cubetti è realizzato dopo che l'imballaggio è completato, la dimensione imballata del chip è quasi la stessa di quella del chip nudo, in modo da inoltre è chiamato CSP (Chip Scale Package) o WLCSP (livello Chip Scale Packaging del wafer). Questo tipo di pacchetto si conforma ai generi di consumo. La tendenza del mercato dei prodotti elettronici che sono leggeri, piccoli, brevi e sottili, la capacità parassita e l'induttanza sono relativamente piccole e presentano i vantaggi di basso costo e di buona dissipazione di calore.
All'inizio, WLP principalmente adotta il tipo di entrata, che può essere chiamato Fan-in WLP o FIWLP, che pricipalmente sono utilizzati in chip con una piccola zona ed un piccolo numero di perni.

Con il miglioramento della tecnologia di IC, gli strizzacervelli di area del chip e l'area del chip non possono accomodare abbastanza perni. Di conseguenza, la forma del pacchetto di uscita WLP, anche conosciuta come FOWLP, è derivata, che realizza l'uso completo di RDL fuori dell'area del chip fare i collegamenti. Ottenga più perni.

FOWLP, perché RDL e l'urto devono essere condotti fuori alla periferia del chip nudo, è necessario a tagliare il wafer a cubetti nudo del chip in primo luogo e poi modifica il chip nudo indipendente nel processo del wafer e su questa base, con il processo discontinuo e metallizza i collegamenti dei collegamenti per formare il pacchetto finale. Il processo d'imballaggio di FOWLP è indicato nella la figura qui sotto.

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FOWLP è sostenuto da molte società e le società differenti hanno metodi di nomina differenti. La seguente figura mostra il FOWLP fornito dalle società importanti.

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Se è entrata o uscita, il collegamento fra di imballaggio di WLP e del il PWB livelli del wafer è sotto forma di vibrazione-chip ed il lato attivo del chip affronta il circuito stampato, che può raggiungere il più breve percorso elettrico, che inoltre garantisca un'più alta velocità e gli effetti meno parassitari. D'altra parte, dovuto l'uso del lotto che imballa, l'intero wafer può essere imballato tutto d'un tratto e la riduzione dei costi è un'altra forza motrice per dell'l'imballaggio livello del wafer.
2. INFORMAZIONI
Le informazioni (uscita integrata) sono una tecnologia d'imballaggio avanzata di FOWLP sviluppata da TSMC nel 2017. È un'integrazione sul processo di FOWLP, che può essere capito come l'integrazione dei processi multipli di uscita del chip, mentre FOWLP mette a fuoco sul processo d'imballaggio stesso di uscita.
Le informazioni hanno dato lo spazio per l'integrazione dei chip multipli, che possono applicarsi all'imballaggio della radiofrequenza e dei chip senza fili, all'imballaggio delle unità di elaborazione ed ai chip di banda di base e l'imballaggio delle unità di elaborazione di grafici e dei chip della rete. La figura sotto è un diagramma di confronto di FIWLP, di FOWLP e di informazioni.

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L'unità di elaborazione del iPhone di Apple è stata prodotta sempre da Samsung durante i primi anni, ma TSMC ha cominciato dal A11 di Apple ed ha preso gli ordini per due generazioni di unità di elaborazione di iPhone uno dopo l'altro. Colleghi, riduca lo spessore, sullo spazio importante libero per le batterie o altre parti.
Apple ha iniziato le informazioni ad imballare dall'iPhone 7 e continuerà ad usarlo in futuro. l'iPhone 8, iPhone X, compreso altre marche di telefoni cellulari in futuro inoltre comincerà ad usare questa tecnologia. L'aggiunta di Apple e di TSMC ha cambiato lo stato dell'applicazione della tecnologia di FOWLP, che permetterà al mercato di accettare gradualmente ed applicare generalmente la tecnologia d'imballaggio di FOWLP (informazioni).
3. FOPLP
Il pacchetto del livello del pannello di FOPLP (pacchetto livellato del pannello di uscita) attinge le idee e la tecnologia di FOWLP, ma gli usi un più grande pannello, in modo da può produrre i prodotti confezionati che sono parecchie volte la dimensione dei chip della lastra di silicio da 300 millimetri.
La tecnologia di FOPLP è un'estensione della tecnologia di FOWLP. Il processo di uscita è eseguito su un più grande bordo quadrato del trasportatore, in modo da è chiamato tecnologia d'imballaggio di FOPLP. Il suo bordo del trasportatore del pannello può essere un bordo del trasportatore del PWB o un bordo di vetro del trasportatore per i pannelli di cristallo liquidi.
Attualmente, FOPLP utilizza un trasportatore del PWB quali 24×18 i pollici (610×457mm) e la sua area è circa 4 volte che di una lastra di silicio da 300 millimetri. Di conseguenza, può essere considerare semplicemente come un singolo processo, che può essere misurato. Produca i prodotti d'imballaggio avanzati che sono 4 volte la dimensione delle lastre di silicio da 300 millimetri.
Come il processo di FOWLP, la tecnologia di FOPLP può integrare il processo dell'post-incapsulamento e pre-, che può essere considerare come un processo d'imballaggio di una volta, in modo da può notevolmente ridurre i costi di produzione ed i materiali. La figura sotto mostra il confronto fra FOWLP e FOPLP.

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FOPLP usa la tecnologia di produzione del PWB per produzione di RDL. La sua linea larghezza ed interlinea sono attualmente maggiori di 10um. L'attrezzatura di SMT è utilizzata per montare i chip e le componenti passive. Poiché la sua area del pannello è molto più grande dell'area del wafer, può essere usata una volta imballa più prodotti. Rispetto a FOWLP, FOPLP presenta un maggior vantaggio di costo. Attualmente, le società di imballaggio globali importanti compreso Samsung Electronics e ASE attivamente stanno investendo nella tecnologia della trasformazione di FOPLP.
4. EMIB
La tecnologia d'imballaggio avanzata di EMIB (ponte incastonato di interconnessione del Multi-dado) del ponte incastonato di interconnessione del multi-dado è proposta ed attivamente si applica da Intel. A differenza dei tre pacchetti avanzati descritti precedentemente, EMIB è un tipo pacchetto del substrato, perché EMIB fa non TSV quindi inoltre è diviso in tecnologia d'imballaggio avanzata basata sull'estensione piana DI X-Y.
Il concetto di EMIB è simile al pacchetto 2.5D basato su un'interposizione del silicio, che è un collegamento ad alta densità locale attraverso silicio. Rispetto al pacchetto tradizionale 2,5, perché non ci sono TSV, la tecnologia di EMIB presenta i vantaggi del rendimento normale del pacchetto, di nessun processo supplementare e di progettazione semplice.
I chip del SoC, il CPU, GPU, il regolatore di memoria ed il regolatore tradizionali di IO possono essere fabbricati soltanto facendo uso di un processo. Facendo uso della tecnologia di EMIB, il CPU e GPU hanno alti requisiti trattati e possono usare 10nm il processo, unità di IO, l'unità di comunicazione può usare il processo 14nm, la parte di memoria può usare il processo 22nm e EMIB ha avanzato la tecnologia d'imballaggio può integrare tre processi differenti in uno un'unità di elaborazione. La figura sotto è una rappresentazione schematica di EMIB.

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Rispetto all'interposizione del silicio (interposizione), l'area del chip di silicio di EMIB è più piccola, più flessibile e più economica. La tecnologia d'imballaggio di EMIB può insieme CPU del pacchetto, IO, GPU e perfino FPGA, AI ed altri chip secondo i bisogni e può imballare insieme i chip dei processi differenti quali 10nm, 14nm, 22nm, ecc. in un singolo chip, adattantesi ai bisogni dell'affare flessibile.

Con il metodo di EMIB, la piattaforma di KBL-G integra le unità di elaborazione di Intel Core e AMD Radeon RX Vega la m. GPUs ed allo stesso tempo ha la potenza di calcolo potente delle unità di elaborazione di Intel e delle capacità eccellenti dei grafici di AMD GPUs come pure un'esperienza eccellente di dissipazione di calore. Questo chip ha creato la storia ed ha portato l'esperienza del prodotto ad un nuovo livello.


Tecnologia d'imballaggio avanzata basata sull'estensione di Z-asse
La tecnologia d'imballaggio avanzata basata sull'estensione di Z-asse è pricipalmente per l'estensione ed il collegamento del segnale con TSV. TSV può essere diviso in 2.5D TSV e in 3D TSV. Con la tecnologia di TSV, i chip multipli possono essere impilati e collegati verticalmente.
Nella tecnologia di 3D TSV, i chip sono l'un l'altro molto vicini, in modo dal ritardo sarà più di meno. Inoltre, la riduzione della lunghezza di collegamento può ridurre gli effetti parassitari relativi e fare il funzionamento del dispositivo ad un'più alta frequenza, che traduce in miglioramento della prestazione e maggior il grado di riduzione dei costi.
La tecnologia di TSV è la tecnologia chiave di tridimensionale imballando, compreso i produttori integrati semiconduttore, le fonderie di fabbricazione del circuito integrato, le fonderie d'imballaggio, gli sviluppatori di tecnologia emergente, le università e gli istituti di ricerca e le alleanze della tecnologia ed altri centri di ricerca hanno effettuato molti aspetti del processo di TSV. Ricerca e sviluppo.
Inoltre, i lettori devono notare che sebbene la tecnologia d'imballaggio avanzata basata sull'estensione di Z-asse principale utilizzazione TSV per l'estensione ed il collegamento del segnale, RDL è inoltre indispensabili. Per esempio, se il TSVs dei chip superiori e più bassi non può essere stato allineato, devono passare RDL realizzano il collegamento locale.
5. CoWoS
CoWoS (Chip-su-Wafer-su-substrato) è una tecnologia d'imballaggio 2.5D lanciata da TSMC. CoWoS è di imballare il chip su un'interposizione del silicio (interposizione) ed utilizza i collegamenti ad alta densità sull'interposizione del silicio per il collegamento. Colleghilo e poi installi sul substrato del pacchetto, secondo le indicazioni della figura qui sotto.

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Sia CoWoS che le informazioni suddette vengono da TSMC. CoWoS ha un'interposizione del silicio, ma le informazioni non fanno. CoWoS è puntato sul mercato di qualità superiore ed il numero dei collegamenti e della dimensione del pacchetto è relativamente grande. Le informazioni mirano al mercato redditizio, con le dimensioni del più piccolo pacchetto ed i meno collegamenti.
TSMC ha cominciato la fabbricazione in serie di CoWoS nel 2012. Con questa tecnologia, i chip multipli sono imballati insieme e con il collegamento ad alta densità dell'interposizione del silicio, ha raggiunto l'effetto della dimensione del piccolo pacchetto, del rendimento elevato, del basso consumo energetico e di meno perni.
La tecnologia di CoWoS è ampiamente usata. Il GP100 di Nvidia ed il chip TPU2.0 di Google dietro AlphaGo che ha sconfigguto il KE Jie tutto per usare la tecnologia di CoWoS. L'intelligenza artificiale AI è inoltre dietro il contributo di CoWoS. Attualmente, CoWoS è stato sostenuto dai produttori di chip di qualità superiore quali NVIDIA, AMD, Google, XilinX e Huawei HiSilicon.
6. HBM
Memoria di larghezza di banda di HBM (alta memoria di larghezza di banda) alta, pricipalmente per il mercato di qualità superiore della carta grafica. Gli usi 3D TSV di HBM e le tecnologie di 2.5D TSV impilare insieme i chip di memoria multipli con 3D TSV ed usa la tecnologia di 2.5D TSV per collegare i chip di memoria impilati e GPUs sul bordo del trasportatore. La figura sotto mostra una rappresentazione schematica della tecnologia di HBM.

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HBM attualmente ha tre versioni, cioè HBM, HBM2 e HBM2E, con le larghezze di banda di 128 GBP/pila, di 256 GBP/pila e di 307 GBP/pila rispettivamente. L'ultimo HBM3 è ancora in sviluppo.
AMD, NVIDIA e norma principale di HBM di Hynix, AMD in primo luogo hanno utilizzato la norma di HBM nelle sue carte grafiche della nave ammiraglia, con una larghezza di banda di video memoria di fino a 512 GBP e NVIDIA è seguito molto attentamente, facendo uso della norma di HBM per raggiungere 1TBps della larghezza di banda di video memoria. Rispetto a DDR5, la prestazione di HBM è migliorata entro più di 3 volte, ma il consumo di energia è ridotto di 50%.
7. HMC
Il cubo ibrido di stoccaggio di HMC (cubo ibrido di memoria), la sua norma pricipalmente è promosso dal micron, il mercato di obiettivo è il mercato di qualità superiore del server, particolarmente per l'architettura del multiprocessore. HMC usa i chip di DRAM impilati per raggiungere la maggior larghezza di banda di memoria. Inoltre, HMC integra il regolatore di memoria (regolatore di memoria) nel pacchetto della pila di DRAM con la tecnologia di integrazione di 3D TSV. La seguente figura mostra la rappresentazione schematica della tecnologia di HMC.

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Confrontando HBM e HMC, può essere visto che i due sono molto simili. Entrambi i chip di DRAM della pila e li collegano con 3D TSV e ci sono chip del controllo logico sotto loro. La differenza fra i due è che HBM è collegato con l'interposizione e GPU, mentre HMC è installato direttamente sul substrato, mancando dell'interposizione e di 2.5D TSV nel mezzo.
Nella pila di HMC, il diametro del 3D TSV è circa 5-6um ed il numero supera 2000+. I chip di DRAM sono assottigliati solitamente a 50um ed i chip sono collegati da un 20um MicroBump.
Nel passato, i regolatori di memoria sono stati costruiti in unità di elaborazione, così in server di qualità superiore, quando tantissimi moduli di memoria devono essere utilizzati, la progettazione del regolatore di memoria è molto complicati. Ora che il regolatore di memoria è integrato nel modulo di memoria, la progettazione del regolatore di memoria notevolmente è semplificata. Inoltre, HMC usa un'interfaccia seriale ad alta velocità (SerDes) per implementare un'interfaccia ad alta velocità, che è adatta a situazioni dove l'unità di elaborazione e la memoria sono lontano.
8. Ampio-IO
La tecnologia a banda larga dell'input lo Ampio-IO (ampio ingresso/uscita) e dell'uscita pricipalmente è promossa da Samsung. Ha raggiunto la seconda generazione. Può raggiungere una larghezza dell'interfaccia di memoria fino a 512bit. La frequenza operativa dell'interfaccia di memoria può raggiungere fino a 1GHz e la larghezza di banda totale di memoria può raggiungere 68GBps. È due volte la larghezza di banda DDR4 dell'interfaccia (34GBps).
Lo Ampio-IO è realizzato impilando il chip di memoria sul chip di logica ed il chip di memoria è collegato al chip ed al substrato di logica con 3D TSV, secondo le indicazioni della figura qui sotto.

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Lo Ampio-IO presenta i vantaggi del pacchetto di impilamento verticale dell'architettura di TSV, che può contribuire a creare lo stoccaggio mobile con entrambe le caratteristiche della velocità, di capacità e di potere di soddisfare le esigenze dei dispositivi mobili quali gli smartphones, le compresse e le consoli tenute in mano del gioco. Il suo mercato di obiettivo principale è dispositivi mobili che richiedono il basso consumo energetico.
9. Foveros
Oltre al EMIB che l'imballaggio avanzato ha descritto più presto, Intel inoltre ha introdotto la tecnologia a bordo attiva di Foveros. In introduzione tecnica di Intel, Foveros è chiamato 3D Chip Stack faccia a faccia per integrazione eterogenea, una pila eterogenea faccia a faccia tridimensionale del chip di integrazione.
La differenza fra EMIB e Foveros è che il precedente è una 2D tecnologia d'imballaggio, mentre l'ultimo è una tecnologia d'imballaggio impilata 3D. Rispetto a 2D EMIB che imballa, Foveros è più adatto a prodotti di piccola dimensione o a prodotti con i requisiti di larghezza di banda di più alta memoria. Infatti, EMIB e Foveros hanno poca differenza nella prestazione e nelle funzioni del chip. Entrambi i chip delle specifiche e delle funzioni differenti sono integrati per svolgere i ruoli differenti. Tuttavia, in termini di volume e consumo di energia, i vantaggi di impilamento di Foveros 3D sono emerso. Il potere dei dati trasmessi da Foveros per pezzo è molto basso. La tecnologia di Foveros deve occuparsi della riduzione del passo dell'urto, dell'aumento della densità e del chip che impila la tecnologia.
La seguente figura mostra la rappresentazione schematica di tecnologia d'imballaggio di Foveros 3D.

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Il primo Foveros 3D ha impilato il chip LakeField della scheda madre di progettazione, integra un'unità di elaborazione del lago ice 10nm ed il centro 22nm, con le funzioni complete del PC, ma la dimensione è soltanto alcuni centesimi.
Sebbene Foveros sia una tecnologia d'imballaggio più avanzata 3D, non è un sostituto per EMIB. Intel combinerà i due nella fabbricazione successiva.
10. co--EMIB (Foveros + EMIB)
Co--EMIB è un complesso di EMIB e di Foveros. EMIB è pricipalmente responsabile del collegamento orizzontale, di modo che i chip dei centri differenti sono impiombati insieme come un puzzle, mentre Foveros è una pila verticale, appena come un edificio alto. Ogni pavimento può avere progettazioni differenti complete, quali una palestra sul primo piano, un edificio per uffici sul secondo piano e un appartamento sul terzo pavimento.
La tecnologia d'imballaggio che combina EMIB e Foveros è chiamata Co--EMIB, che è un metodo di fabbricazione più flessibile del chip che permette che i chip continuino ad essere impiombati orizzontalmente mentre è impilato. Di conseguenza, questa tecnologia può impiombare insieme i chip multipli di 3D Foveros con EMIB per creare un più grande sistema del chip. La figura sotto è una rappresentazione schematica della tecnologia co--EMIB.

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La tecnologia d'imballaggio co--EMIB può fornire la prestazione comparabile a quella di singolo chip. La chiave a raggiungere questa tecnologia è la tecnologia omnidirezionale di collegamento di ODI (interconnessione omnidirezionale). ODI ha due tipi differenti. Oltre ai tipi di collegamento dell'elevatore sui pavimenti differenti, ci sono inoltre cavalcavie che collegano le strutture tridimensionali differenti come pure gli strati intermedi fra i pavimenti, di modo che le combinazioni differenti del chip possono avere flessibilità estremamente alta. La tecnologia d'imballaggio di ODI permette che i chip siano collegati orizzontalmente che verticalmente sia.

Co--EMIB usa un nuovo 3D + 2D metodo d'imballaggio per trasformare la progettazione di chip che pensa da un puzzle piano nel passato ad un mucchio di legno. Di conseguenza, oltre alle nuove architetture di calcolo rivoluzionarie come computazione di quantum, CO-EMIB può essere detto per mantenere e continuare i best practice dell'architettura e dell'ecologia di calcolo attuali.
11. SoIC

SoIC, anche conosciuto come TSMC-SoIC, è una nuova tecnologia proposta dai TSMC-Sistema-su-Integrare-chip. È preveduto che la tecnologia del SoIC di TSMC sia prodotta in serie nel 2021.
Che cosa è esattamente SoIC? Il cosiddetto SoIC è un multi-chip innovatore che impila la tecnologia che può realizzare dell'l'integrazione livella del wafer per i processi inferiore a 10 nanometri. La maggior parte del tratto distintivo di questa tecnologia è la struttura di legame dell'NO--urto, in modo da ha un'più alta densità di integrazione e una migliore prestazione corrente.
SoIC comprende due forme tecniche: Mucca (Chip-su-wafer) e wow (Wafer-su-wafer). Dalla descrizione di TSMC, SoIC è un legame diretto del wafer--wafer di wow o la tecnologia di legame del chip--wafer della mucca appartiene 3D alla tecnologia a fine frontale (Fe 3D), mentre le informazioni suddette e CoWoS appartiene per centralizzare la tecnologia 3D (SIA 3D). TSMC e Siemens EDA (mentore) hanno collaborato sulla tecnologia di SoIC ed hanno lanciato gli strumenti relativi di verifica e di progettazione.
La figura sotto è un confronto di 3D IC e di integrazione di SoIC.

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Specificamente, il processo di fabbricazione di SoIC e 3D IC è in qualche modo simili. La chiave di SoIC è di realizzare una struttura della giunzione senza urti e la densità del suo TSV è superiore a quella di 3D tradizionale IC, che può essere realizzato direttamente da TSV estremamente piccolo. Il collegamento fra gli strati dei chip. La figura qui sopra mostra il confronto di densità di TSV e della dimensione dell'urto fra 3D IC e SoIC. Può essere visto che la densità di TSV di SoIC è molto superiore a quella di 3D IC. Allo stesso tempo, il collegamento fra i suoi chip inoltre adotta la tecnologia legante diretta dell'NO--urto. Il passo del chip è più piccolo e la densità di integrazione è più alta. Di conseguenza, i suoi prodotti sono inoltre migliori di quei tradizionali. 3D IC ha un'più alta densità funzionale.
12. X-cubo
Il X-cubo (esteso-cubo) è una tecnologia integrata 3D annunciata da Samsung che può accomodare più memoria in un più piccolo spazio ed accorciare la distanza del segnale fra le unità.
Il X-cubo è utilizzato nei processi che richiedono il rendimento elevato e la larghezza di banda, come 5G, intelligenza, portabile artificiali o dispositivi mobili e nelle applicazioni che richiedono l'alta potenza di calcolo. Il X-cubo usa la tecnologia di TSV per impilare SRAM sopra l'unità di logica, che può accomodare più memoria in un più piccolo spazio.
Può essere visto dallo schema sinottico della tecnologia del X-cubo che, a differenza del 2D imballaggio parallelo precedente dei chip multipli, il pacchetto del   3D del X-cubo permette che i chip multipli siano impilati ed imballati, rendente la struttura finita del chip più compatta. La tecnologia di TSV è usata per collegare i chip, che riduce il consumo di energia mentre aumenta il velocita di trasmissione. La tecnologia si applicherà al 5G di avanguardia, il AI, AR, il HPC, i chip mobili, VR ed altri campi.
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La tecnologia del X-cubo notevolmente accorcia la distanza di trasmissione del segnale fra i chip, la velocità della trasmissione dei dati di aumenti, riduce il consumo di energia e può personalizzare la larghezza di banda e la densità di memoria secondo i bisogni del cliente. Attualmente, la tecnologia del X-cubo può già sostenere i processi 7nm e 5nm. Samsung continuerà a cooperare con le società globali a semiconduttore per spiegare questa tecnologia in una nuova generazione di chip ad alto rendimento.
La conclusione ha avanzato la tecnologia d'imballaggio
In questo articolo, descriviamo i 12 che la maggior parte della corrente principale ha avanzato oggi le tecnologia d'imballaggio. La seguente tavola è un confronto orizzontale di queste tecnologia d'imballaggio avanzate della corrente principale.

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Dal confronto, possiamo vedere che l'emergenza e lo sviluppo rapido dell'imballaggio avanzato ha luogo pricipalmente durante i 10 anni scorsi. La sua tecnologia di integrazione pricipalmente comprende il 2D, 2.5D, 3D, 3D+2D, 3D+2.5D e la sua densità di funzione è inoltre bassa. , Medio, alto ed estremamente alto. I campi di applicazione comprendono 5G, il AI, i dispositivi portabili, i dispositivi mobili, i server ad alto rendimento, il computer a alto rendimento, i grafici ad alto rendimento ed altri campi. I venditori di applicazione principale includono TSMC, Intel, SAMSUNG ed altri produttori di chip famosi, questo inoltre riflette la tendenza di integrazione dell'imballaggio e della fabbricazione avanzati del chip.

Per concludere, riassumiamo: lo scopo dell'imballaggio avanzato è a:

Migliori la densità di funzione, accorci la lunghezza di collegamento, migliori la prestazione di sistema e riduca il consumo di energia globale.

L'imballaggio avanzato inoltre presenta i nuovi requisiti degli strumenti di EDA. Gli strumenti di EDA devono potere sostenere FIWLP, FOWLP, 2.5D TSV e progettazione di 3D TSV ed inoltre devono sostenere la progettazione del multi-substrato, perché un prodotto ha un'interposizione del silicio (inteposer) ed i substrati d'imballaggio (substrato) sono integrati spesso insieme e le società importanti di EDA hanno lanciato i nuovi strumenti per sostenere la progettazione e la verifica di avanzato imballando, compreso Synopsys, la cadenza, Siemens EDA (mentore) attivamente sta partecipando.

La seguente figura mostra un colpo di schermo della progettazione di pacchetto avanzata dello strumento di Siemens EDA XPD. La progettazione include 3D TSV e progettazione di 2.5D TSV, interposizione, substrato, FlipChip, Microbump, BGA ed altri elementi, che sono dettagliati ed accurati nello strumento di EDA.

 

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